基于FPGA的視頻疊加系統在電視導引頭中的應用

曲鋒，隋龍，趙建，孫強

（中國科學院 長春光學精密機械與物理研究所，吉林 長春　130033）

基于FPGA的視頻疊加系統在電視導引頭中的應用

曲鋒，隋龍，趙建，孫強

（中國科學院 長春光學精密機械與物理研究所，吉林 長春130033）

在電視導引頭應用中，視頻疊加顯示信息可以為后期診斷調試提供有效的信息，為了能夠解決視頻疊加信息顯示問題，提出了一種基于FPGA的視頻疊加系統，該系統采用FPGA對視頻的行場頻及像素時鐘信號進行計數掃描法，利用模擬視頻開關將相應的白電平直接疊加到視頻輸出模擬信號上。該方法具有成本低、可靠性高和易于開發的優點。在最終的實驗結果證明，該系統能夠達到預期效果，對電視導引頭的顯示波門信息等應用畫面效果良好，能夠滿足工程應用的需要。

視頻疊加；FPGA；電視導引頭；圖形圖像疊加系統

近年來，隨著國內外圖像處理技術在實時性及處理速度上的高速發展，電視導引頭在導彈等武器系統中的應用越來越受到重視［1］。所謂電視制導技術就是指采用電視攝像機對目標進行捕獲、識別、定位、跟蹤直至擊中目標的技術［2］。因為電視的分辨率比較高，在跟蹤目標時能夠提供比較清晰的目標圖像信息，有利于鑒別目標的真偽，所以該技術在精確制導中占據著重要的位置。

本文針對電視導引技術中的圖像顯示系統進行了研究，提出了一種基于FPGA的圖形圖像與字符的視頻疊加方法，該方法具有成本低、實現簡單及系統可靠等優點，同時該方法還可廣泛應用于如監控安防等民用領域。

1　視頻疊加方法及原理

視頻疊加原理主要是基于電視掃描原理，即每一幀圖像有625行，采用隔行掃描，分為兩場，奇數場和偶數場，每場均有312.5行數據，而每行則有765個像素值，因此對于每一場圖像都是一個312×765大小的二維矩陣數據，同時不考慮彩色信息，而只討論黑白視頻信號，則視頻疊加原理就是將每場圖像看成是312×765的灰度圖像，對應每一點的灰度值為0則顯示黑色，灰度值為255則顯示白色，而要顯示的信息則直接以描點的方式在相應位置將其灰度值修改為0或255即可。

目前所流行的視頻疊加方法主要可以概括為兩大類，一類是數字疊加法［3-4］，另一類是模擬信號疊加法［5-6］。

其中數字疊加法主要是指將模擬視頻進行解碼后，轉換成數字信號，然后將需要疊加的圖形和字符疊加到數字信號中，再通過編碼芯片將數字信號轉換成模擬信號輸出。這種方法直接對數字信號操作，具有非常好的靈活性，然而由于增加了一片編碼芯片，不僅提高的系統的成本，而且降低了系統的可靠性，同時由于處理系統需要進行編碼的控制，增加了軟件的工作量和視頻信號的延時。

而模擬信號疊加法主要有兩種，一種是采用專用的字符疊加芯片，如MK36000、MB90092等，這種芯片具有簡便靈活特點，只需要將要顯示的字符和其顯示的位置輸入至字符疊加芯片，則可以直接在視頻圖像上自動進行疊加，字符疊加芯片對于字符的疊加以及固定圖形的疊加具有非常好的使用效果，然而對于跟蹤波門一類的動態圖像卻顯得無能為力。另一種方法即是本文所討論的模擬視頻開關法，采用FPGA對行場頻及像素時鐘進行計數法，進行視頻圖像的疊加顯示。

2　系統結構設計

標準電視制式信號的導引頭系統其主要功能是對視頻信號中的目標進行捕獲和跟蹤，其工作流程主要包括對電視信號的解碼將模擬信號轉換成數字信號，由FPGA將數字信號傳輸至數字信號處理器（DSP）進行目標的捕獲和跟蹤算法處理，由DSP將處理后的目標坐標位置及目標大小等信息通過通訊接口發送至彈載計算機，同時由FPGA將相關信息進行視頻疊加顯示輸出即完成了一個完整的目標捕獲跟蹤過程。系統結構如圖1所示。

圖1　系統總體結構圖Fig.1　Structure diagram of system

3　系統硬件設計

在本系統中，由于DSP主要偏重于跟蹤算法功能，不是本文討論的重點，因此不做闡述。對于視頻解碼芯片我們采用了ADV7180，同時將像素時鐘信號、場頻信號、行頻信號與數據總線都接在FPGA的管腳上。

FPGA我們則采用Altera公司生產的Cyclone II系列的EP2C8Q208I8芯片，該芯片具有成本低、功耗小、性能優等特點，而對于模擬視頻開關則采用了TI公司生產的TS5A2053芯片，該芯片具有以下特點：

1）單電源寬電壓供電（1.65 V～5.5 V）；

2）帶寬330 MHz，遠遠超過模擬視頻的6 MHz帶寬；

3）低導通電阻，即為7.5 Ω；

4）極低的打開/關斷時間，分別為6.8 ns和4.1 ns。

在EN信號為低電平使能條件下，當IN信號為低電平時，NC與COM導通，當IN信號為高電平時，NO與COM導通。

圖2　模擬視頻開關電路原理圖Fig.2　The circuit schematics of analog video switch

由TS5A2053特點可以設計如圖2所示的視頻疊加電路，在NO端我們直接輸入一個固定電平，該電平由電阻R1 和R2分壓方式得出，因此當VCC為5 V時，該管腳的電壓為1.053 V，因此可以認為是白電平信號，而NC端則直接輸入待處理的模擬視頻信號，根據前面所述的視頻疊加原理，可以直接用FPGA控制TS5A2053芯片的IN管腳，選擇是顯示正常的模擬視頻信號還是白電平信號方式進行信息的疊加。因此當VCC為5 V時，該管腳的電壓為1.053 V，因此可以認為是白電平信號，而NC端則直接輸入待處理的模擬視頻信號，根據前面所述的視頻疊加原理，可以直接用FPGA控制TS5A2053芯片的IN管腳，選擇是顯示正常的模擬視頻信號還是白電平信號方式進行信息的疊加。

4　系統軟件設計

在FPGA的軟件設計中，我們采用了Verilog HDL做為開發語言，并采用了模塊化的方式進行了軟件設計，其軟件結構框圖如圖3所示。

圖3　系統軟件設計結構圖Fig.3　Schematic diagram of the software system

從結構框圖可以看出，軟件系統共分為5個模塊：

1）信息命令解析模塊：信息命令解析模塊在本系統中的主要作用是對DSP發送來的指令進行解析，將其轉換成如波門信息所需要的左上角和右下角的頂點坐標，十字坐標的中心坐標及長度，要顯示的字符及其相應位置坐標，同時將這些坐標轉換成符合行列掃描計數的值傳輸至對應功能模塊進行處理。

2）行列計數模塊：本模塊主要是對每一場中的行和每一行進行計數，這樣可以表示出當前時刻下的行數和列數，其程序如圖4所示：

圖4　行列計數程序Fig.4　Program of line-counter

3）波門產生模塊：對于波門圖像只需要左上角和右下角的坐標即可確定大小，其實任何圖形都是線段和點的集合，因此我們可以將疊加的信息看做是畫線段的過程，因此對波門就是橫線與豎線的組合。根據硬件的設計可知，如果對TS5A2053芯片的IN管腳置高電平，則疊加白色信息，因此以波門左上角與右下角坐標為判斷條件，當行列計數模塊中的data_counter與line_counter的值符合判斷條件時，即置高IN管腳即可實現。以畫橫線程序為例如圖5所示：

由程序可以知道，當horizontal_line_enable為1時，則對TS5A2053芯片的IN管腳置高電平以顯示白線。

4）十字產生模塊：對于十字圖形，其實與波門的疊加方式原理相同，此處不再做討論。

圖5　波門畫橫線程序Fig.5　Program of drawing a gate horizontal line

5）字符產生模塊：由于字符圖形與波門和十字圖形相比較較為復雜，因此可以用目前大多數字模提取工具生成相應字符的坐標數據，從而制作一個適合本系統的字庫并存儲到FPGA內嵌的ROM中，這樣在顯示字符時，只需從ROM將相應字符的數據讀出做為判斷條件即可，其方式與波門和十字圖形的產生原理一樣。

最后再將三個圖形產生模塊的控制信號線用或門進行判斷，輸出至TS5A2053芯片的IN管腳。最終的測試結果如圖6所示。

5　結　論

圖6　視頻疊加顯示效果Fig.6　The effect shows of video overlap

本文所述的視頻疊加系統解決了在電視導引頭中視頻信息疊加顯示的問題，同時在基于FPGA系統設計中，只需一個模擬視頻開關即可完成視頻疊加的功能，具有成本低、可靠性高、開發簡單等優點。實際應用也證明該系統工作穩定，效果良好。

［1］張自發，孫建楠，孫勇，等.電視制導技術應用研究［J］.紅外與激光工程，2010（39）：526-528.

［2］夏思宇.精確制導技術及其現狀與發展 ［J］.航空科學技術，2003（1）：41-43.

［3］劉洋.電視導引頭目標跟蹤顯示技術研究［D］.南京：南京理工大學，2012.

［4］萬鵬，楊大偉.基于FPGA的視頻疊加融合系統設計與實現［J］.電子技術與應用，2013，39（9）：46-44.

［5］薛陳，熊文卓，龍科慧，等.基于CPLD的帶刻度十字絲的產生電路［J］.電子器件，2007，30（6）：2050-2052.

［6］羅凌.一種視頻、圖形、漢字疊加系統在雷達光電跟蹤中的應用［D］.成都：電子科技大學，2007.

Design of portable power control unit test system based on FPGA in the TV seeker

QU Feng，SUI Long，ZHAO Jian，SUN Qiang
（Changchun Institute of Optics，Fine Mechanics and Physics，Chinese Academy of Sciences，Changchun 130033，China）

In order to satisfy the requirement of the Power Control Unit，the design of the Power Control Unit test system based on LabWindows/CVI is designed in this paper.The hardware system is used to produce the input signals of PCU.The software system adopts the LabWindows/CVI software as development environment.The Power Control Unit test system can accomplish the output signals test of the Power Control Unit.The experiment and application show that this test system has good performance，and achieve the design requirement.

video overlap；FPGA；TV seeker；OSD

TN919.81

A

1674－6236（2016）03-0181-03

2015-05-06稿件編號：201505051

吉林省重點科技攻關項目（20140204030GX）

曲 鋒（1984—），男，山東泰安人，博士，副研究員。研究方向：紅外圖像處理，硬件設計。