基于MRAM+Flash的多路采集存儲系統*

王悅凱，馬游春，丁　寧

（中北大學電子測試國家重點實驗室儀器科學與動態測試教育部重點實驗室，太原030051）

基于MRAM+Flash的多路采集存儲系統*

王悅凱，馬游春*，丁寧

（中北大學電子測試國家重點實驗室儀器科學與動態測試教育部重點實驗室，太原030051）

為了實現飛行數據采集中在負延時測試，設計了一種以MRAM與Flash相結合的多模式存儲方式，并利用FPGA作為主控制部分的多路數據采集存儲系統；并對數據編碼進行了優化。實現了對飛行器負延時170 ms內的狀態監測，為存儲測試試驗準備預留了更加充足的裝配調試時間，極大的降低了系統的功耗，最終成功應用于某飛行數據記錄器上。

采集存儲；負延時；低功耗；MRAM+Flash

近年來，隨著航空航天領域中對飛行數據記錄器的技術要求不斷提高，飛行器在數據的采集存儲中，不僅需要對觸發之后的數據進行有效的記錄，在一些特殊的場合還需要對觸發之前一段時間（負延時階段）飛行器的狀態進行有效的記錄和檢測［1-4］。另外現行的采集存儲系統在待機時長、存儲容量、對觸發信號到來前部分參數的有效記錄方面略顯不足［5-6］。因此有必要對目前廣泛應用的飛行數據記錄器在存儲模式以及功率的消耗方面進行技術改進。

本文提出了一種超長待機、大存儲容量、并帶有負延時階段記錄功能的小型化高精度采集存儲系統。一方面，采用MRAM與Flash相結合的存儲模式，實現兩種存儲介質的優勢互補；另一方面，將待機功耗降到 10 mAh/h，采集存儲功耗降到 90 mAh/h，與一般的飛行數據記錄系統的功耗為200 mAh/h～300 mAh/h相比較，極大的滿足了飛行數據記錄器對低功耗的要求。

1　總體設計方案

采集存儲系統的主要設計框圖如圖1所示，主要由采集存儲器、電池、上位機等模塊組成［7-9］。采集存儲器及電池被封裝在具有高抗沖擊性能的結構殼體中；采集存儲器實現對飛行參數（包括觸發信號到來前的參數，由MRAM進行存儲；觸發信號后采集到的參數，由Flash存儲）的采集存儲。上位機用來對采集存儲系統進行參數配置、試驗數據回讀及必要的數據處理。

圖1　系統設計的主要框圖

項目來源：國家自然科學基金項目（61335008）

收稿日期：2015-06-29修改日期：2015-08-24

2　系統硬件電路設計

2.1飛行數據采集模塊

飛行數據采集模塊由AD轉換芯片MAX11048及其相應的去耦、濾波配置電路組成，設計原理圖如圖2（a）所示，MAX11048為16位6通道ADCS。其單通道采樣率可達250 kHz，小巧的封裝、高效的并行傳輸及豐富的管理模塊能夠滿足不同需求的電路設計。為實現高精度多通道采樣，ADC主時鐘采用FPGA主時鐘經PLL分頻提供。ADC芯片配置采用默認的配置（模式1）。原理圖中，調理后模擬信號經過 RC濾波整形后由 CH0～CH5進入MAX11048，FPGA通過控制片選信號CS、讀使能信號RD、及轉換開始開關CONVST控制ADCS高效運行。DB0-DB15為并行數據輸出接口。

圖2　AD轉換電路及其時序圖

當AD采樣時序如圖2（b），ADC六通道模擬信號全部采集一次視為一次采樣。模式1中，當CONVST上升沿到來時開始采樣，在CS為低電平，每當RD為低電平，FPGA從ADCS逐通道取數，6個RD周期后，CS置高，CONVST置高。準備進入下個采樣周期。

2.2MRAM+Flash架構的負延時存儲設計

MRAM為可循環寫入的非易失性存儲器，MRAM相較于Flash等非易失性主流存儲芯片最大的優勢在于：MRAM中存有數據時，不需要經過擦除就可以在數據存儲位置寫入數據，在實現負延時等需要循環寫入數據這樣的功能時，MRAM芯片編程更為簡單且數據存儲效率更高。

串行MRAM芯片MR25H40CDC（圖3），其接口可達40 MHz的時鐘頻率，存儲空間為8個512 kbit的存儲陣列。本課題為6路信號采集存儲系統，系統一次采樣產生的數據量為6×16 bit。設計采樣頻率為250 kHz。計算可得系統負延時采集時長可達170 ms。

圖3　MR25H40原理框圖

片選端口CS，串行輸入端口SI，串行輸出端口SO和串行時鐘端口SCK構成串行外設接口SPI總線；當CS為低電平時，內存傳輸開始；在每個CS活躍周期只執行一條指令；在下一條指令執行前，CS失效；SCK為串行時鐘端口，向MRAM輸入數據須在時鐘的上升沿，從存儲器輸出數據須在時鐘的下降沿。在待機延時結束，觸發信號到來之前，FPGA控制MR25H40將接收到的數據由串行輸入端口SI循環寫入MRAM陣列，在觸發信號到來后在MRAM寫入16 byte存儲信號標識。FPGA將觸發信號后的數據存入Flash。

大容量 Flash采用鎂光的 NANG Flash MT29F32G08AFABA，其內部組織形式為32 Gbit× 8 bit，頁存儲空間為4 kbyte，擁有 8 bit數據接口（D7～D0）、片選引腳（CE1、CE2）、命令鎖存引腳（CLE）、地址鎖存引腳（ALE）、寫使能引腳（WE）、讀使能引腳（RE）、Flash狀態引腳（R/B1、R/B2），其與FPGA連接簡單，操作方便。

2.3電路節能設計

采集存儲電路采用兩節供電電壓為3.7 V、容量為200 mAh聚合物鋰電池串聯組成電池組作為供電電源。

為了提高采集存儲電路的續航能力，對電路的非控制部分（即數據采集、AD轉換模塊及數據存儲模塊）進行節能設計。采用電子開關ADG801作為電路非控制部分上電開關，原理圖如圖4。

FPGA通過控制信號APEN控制電子開關，在待機延時階段APEN為低電平，電子開關D端、S端處于斷開狀態；延時結束時，FPGA將APEN上拉為高電平，電子開關D端、S端導通；Vin=Vout，采集存儲電路非控制部分上電。系統處于采集狀態。

圖4　電子開關電路

3　軟件設計

采集存儲電路的主程序軟件設計主要實現以下功能：具有負延時的數據采集存儲；節能模式的實現。主程序流程圖如圖5所示。

圖5　主程序流程圖

采集存儲前，上位機可對采集存儲系統進行參數配置；采集存儲系統參數包括：延時時間（0 h～5 h）、觸發方式（斷線觸發、閾值觸發）、閾值觸發通道（1～5）等；配置參數存儲在Flash第一塊中。

采集存儲流程可細化為：①上電初始化后，采集存儲系統根據上位機設置的延時時間長度進入待機延時狀態；②延時結束后，系統非控制部分上電，系統處于模擬信號采集狀態，FPGA將逐通道采集到的數據緩存在內置的寫數據FIFO中，同時FPGA進行FIFO半滿標志檢測；③FIFO半滿標志為0，持續寫入寫數據FIFO，寫數據FIFO半滿，則FIFO半滿標志置1；④FPGA將寫數據FIFO中數據寫入MRAM，同時進行觸發信號檢測，沒有檢測到觸發信號時，持續向MRAM寫入數據，MRAM寫滿后，后續的數據從開始覆蓋寫入MRAM，如此循環；⑤當觸發信號到來時，FPGA將16 byte觸發標志寫入MRAM；⑥后續的數據寫入Flash（第二塊開始）；⑦采集結束后，采集存儲電路斷電。

系統采樣一次產生的數據量為6×16 bit為便于后期數據處理，取ADCS高12 bit（DB15～DB4）+通道編號編成16 bit數據（詳見表1）作為一路數據。將6路數據作為一組數據存儲。

表1　一路數據格式

4　系統調試結果及分析

調試過程中，對采集存儲系統進行能耗測試，在延時待機狀態時，其總電流小于10 mA；進行5 h延遲待機后。開始采集后，其總電流小于100 mA。Flash寫滿所需時間為24 min。所選電池及電路節能設計能夠達到預期效果。

通過信號發生器外加頻率為250 Hz，電壓為0～4.2 V的正弦波信號。采存完成后，用上位機對數據進行回讀，數據如圖6所示。圖6（a）為負延時采集的部分數據，圖中顯示數據為16進制數據格式；觸發標志由1111 2222 3333 4444 5555 6666這6組數據組成。圖中1、3、5、7、9、b的后一位顯示數值為數據通道號。標志位前數據循環寫入數據靠近觸發信號時刻記錄的數據。標志位后數據為循環寫入數據離觸發時刻最遠數據。圖6（b）為還原后波形顯示，其波形完整。

圖6　調試結果

5　結論

本次設計的采集存儲電路實現了負延時功能，并通過優化設計有效的提高了采集存儲系統的待機延遲時間，成功應用于某姿態數據記錄器的數據采集存儲功能。

［1］ 原彥飛，尤文斌，李新娥.運用NAND閃存的負延時存儲測試系統［J］.儀器儀表學報，2006，27（S2）：1517-1518.

［2］ 李亞娟，尤文斌，楊卓靜，等.無線控制的負延時存儲測試方法［J］.探測與控制學報，2011，33（4）：15-18.

［3］ 陳知秋，江鴻，杜軍.無人機飛行記錄分析系統研究與設計［J］.計算機測量與控制，2004，12（8）：781-783.

［4］ 榮少巍.基于FPGA的高精度多通道采集存儲系統研究［J］.電子測量技術，2014，37（4）：108-111.

［5］ 郭小兵，李圣昆，任勇峰，等.基于雙備份多路數據采集存儲系統的設計與實踐［J］.電子技術應用，2012，38（2）：66-69.

［6］ 張海龍，馬鐵華，謝銳，等.基于雙閃存的大容量沖擊波超壓測試系統［J］.電子技術應用，2013，39（11）：85-88.

［7］ 任勇峰，張凱華，程海亮.基于FPGA的高速數據采集存儲系統設計［J］.電子器件，2015，38（1）：135-139.

［8］ 宋丹，任勇峰，姚宗.一種低功耗水下多通道實時采集存儲裝置的設計［J］.電子器件，2013，36（4）：502-505.

［9］ 許其容，尤文斌，馬鐵華，等.基于無線控制的爆炸場多參數存儲測試系統［J］.電子器件，2014，37（2）：307-310.

王悅凱（1987-），男，碩士研究生，山西，主要研究方向為測試計量技術與儀器，253229156@qq.com；

馬游春（1977-），男，副教授，江蘇，主要研究方向為測試計量技術與儀器，電子測試儀器與系統，879406889@qq.com。

The Design and Implementation of Multi-Channel Collection and Storage System*

WANG Yuekai，MA Youchun*，DING Ning
（National Key Laboratory for Electronic Measurement Technology，Key Laboratory of Instrumentation Science& Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China）

In order to achieve the flight data acquisition in negative delay test，a multi-channel data acquisition storage system with many patterns of MRAM is designed combined with Flash storage.FPGA is used as the main control chip，and the data encoding is optimized.Negative delay is achieved within 170 ms for aircraft condition monitoring，assembly debugging time is reserved for storage test more adequate.This system reduces greatly the power consumption and it can ultimately successfully apply on a certain flight data recorder.

acquisition and storage；negative delay；low power consumption；MRAM+Flash

TP274

A

1005-9490（2016）03-0662-05

EEACC：722010.3969/j.issn.1005-9490.2016.03.031