基于AXI4的衛星接收機DDR3多端口存儲的設計*

張宇嘉，楊曉非*，姚行中

（1.華中科技大學光學與電子信息學院，武漢430074；2.第二炮兵指揮學院精確制導技術實驗室，武漢430012）

基于AXI4的衛星接收機DDR3多端口存儲的設計*

張宇嘉1，楊曉非1*，姚行中2

（1.華中科技大學光學與電子信息學院，武漢430074；2.第二炮兵指揮學院精確制導技術實驗室，武漢430012）

針對衛星圖像實時接收與處理系統提出的實際應用需求，采用Xilinx Virtex 6系列FPGA為平臺設計了一種基于AXI4總線結構的多端口DDR3 SDRAM存儲控制器。允許多模塊實時對單一DDR3存儲器進行訪問，滿足現有系統中不同模塊需同時緩存各階段衛星圖像的需求。實際功能驗證和ChipScope采樣讀寫信號證明了系統的可行性與可靠性，計算得出最大傳輸帶寬達6.0 Gbit/s、最高帶寬利用率在70%～93%之間。應用AXI4總線結構，本多端口存儲控制器在高速數據讀寫系統中具有很高的拓展應用價值。

存儲控制器；多端口；AXI4；DDR3 SDRAM；FPGA；衛星圖像接收處理

基于FPGA的衛星圖像實時接收與處理系統中，需要采用多級流水線處理模塊對衛星圖像連續處理，流水線的每一級實現其中一項功能（例如：解擾、幀接收、包處理、解密、解壓、輻射校正等［1］），并且多級流水線大都需要使用內存來緩存一次衛星圖像。遙感衛星CCD圖像巨大，片上存儲難以滿足需求。雖然Xilinx的Virtex 6系列開發平臺外擴了容量較大、速度較快的DDR3 SDRAM存儲器，解決了存儲容量問題，但外擴的DDR3 SDRAM數量有限，而且通常只有一套數據訪問端口，不能滿足多個模塊對DDR3存儲器的同時（或準同時）訪問需求。此前的SDRAM多端口解決方案中［2-4］，較多使用NPI總線和UI接口，比如曹一江等［5］設計的基于NPI總線的片外存儲器通信接口IP核最大帶寬可達743 Mbit/s，但在傳輸數據單元塊減小時帶寬下降明顯；樊博等［6］使用UI接口，相對容易操作，與DDR3通信時最大帶寬可達3.8 Gbit/s，但帶寬利用率尚有待提高。以上方法結構上較為簡單直觀，但由于沒有成熟協議支持，不能很好地兼顧速度與可靠性，對主控模塊數據輸入限制性要求較多，系統魯棒性較弱。為解決這些問題，本文設計了基于最新的AXI4總線的多端口DDR3存儲控制器，完成多個模塊與DDR3間的實時通信。Xilinx在Spartan 6和Virtex 6系列FPGA中首先使用AXI4協議的知識產權（IP）核，并在之后的7系列FPGA中大量應用，讓開發過程更加高效靈活，并使設計擁有更強的可移植性。因此，采用AXI4總線，以分時復用的方式解決多模塊同時訪問存儲器的問題。

項目來源：第二炮兵預先研究基金項目（EP121007）

收稿日期：2015-07-23修改日期：2015-08-18

1　系統設計

1.1AXI4總線

AXI4是ARM公司開發的第四代AMBA總線中新加入的一種總線協議，適合高帶寬、低延時、多部件接口。AXI4是一種多通道結合突發傳輸的總線，允許最長256位突發長度的數據傳輸，擁有分離的寫地址、寫數據、寫響應和讀地址、讀數據通道，如圖1所示。另外，這種結構也支持非對齊數據傳輸和亂序傳輸。

圖1　AXI4總線五通道結構圖

AXI4總線采用單向分離通道的并行體系結構，統一了通道內數據流向，降低了各信號間的耦合，可以同時進行讀寫，大大減少了延時。AXI4總線數據傳輸過程中，地址通道握手延時2時鐘周期，讀寫命令延時1周期，在時鐘頻率為200 MHz、突發長度為16的情況下，每個通道數據率理論上可達168.4 MT/s，在讀寫數據位寬256 bit時，帶寬可達5.4 Gbyte/s。比較本衛星圖像接收處理系統使用的理論總帶寬6.4 Gbyte/s的DDR3存儲器，AXI4總線完全能夠滿足多端口控制器中每個端口的帶寬需求。通過提高時鐘頻率、增加突發長度和拓寬讀寫數據位寬，還可以進一步增加帶寬。

1.2基于AXI4總線的多端口存儲控制系統總體架構

多端口存儲控制器的總體系統架構如圖2所示。

圖2　系統架構圖

系統主要由DDR3 SDRAM和MIG、AXI4互聯體、AXI4讀接口和寫接口3部分組成，各部分功能如下：

（1）DDR3 SDRAM和存儲接口生成器（MIG）IP核。主要負責將用戶對DDR3的讀寫請求轉化為DDR3能直接處理的命令，并保證DDR3穩定可靠地工作。在DDR3工作前，需要對其初始化，而且在讀寫DDR3的過程中，除了接收讀寫請求并進行譯碼外，還需完成任務調度、時序同步、自動刷新等功能，所以，這部分電路的設計較為復雜，開發時間較長［7］。為此，Xilinx提供了MIG IP核［8］，它經過了嚴格的測試，可高效穩定地工作，開發者只需將MIG嵌入自己的代碼中即可，大大減少了工作量。MIG 3.6版本首次提供了AXI4用戶邏輯接口，相較之前的Native和UI接口，其擁有規范的協議，提高了通用性，更適合對外擴DDR3的多端口控制。

（2）AXI4互聯體。由于DDR3只有一套數據訪問端口，因此，MIG也只提供一套AXI4總線接口。然而，本文的一個核心問題是要求多個模塊對同一存儲器的不同區域進行同時（或準同時）地讀寫，AXI4互聯體可以將多個讀寫控制模塊與一個MIG相連，在其內部完成事務仲裁，從而實現了單個MIG能處理多端口讀寫請求的功能。這樣的N-1互聯結構是實現多處理模塊同時（或準同時）訪問唯一的DDR3存儲器的基礎［9］。

（3）AXI4讀接口和寫接口。圖2中共有N個寫接口和N個讀接口，它們的功能是按用戶邏輯讀寫要求，生成符合AXI4協議時序的地址、控制和數據信號。由于本設計中采用分離的只讀、只寫接口，每個接口面向AXI4互聯體和用戶邏輯時只有單向的數據流，不僅精簡了接口邏輯，而且提高了帶寬。讀接口和寫接口均使用雙口RAM作為緩存，用以解決可能存在的跨時鐘域問題，并能滿足衛星數據預處理中的隨機讀寫需求。

圖2中，各模塊之間的信號流向用箭頭標出。實心箭頭表示控制信號，空心箭頭表示地址和數據。MIG與AXI4互聯體之間、AXI4互聯體與讀接口和寫接口之間的粗空心箭頭表示這些信號符合AXI4協議。用戶邏輯將數據寫入 DDR3或從DDR3中讀出時，向讀、寫接口發出讀寫請求信號。讀、寫接口接到請求后，將用戶邏輯準備在雙口RAM緩存中的數據按AXI4協議要求封裝后，發送給AXI4互聯體，或按AXI4協議要求向AXI4互聯體發送請求，并將AXI4提供的DDR3讀出數據解封后存入雙口RAM緩存，備用戶邏輯讀出。AXI4互聯體在收到讀、寫接口請求后，仲裁決定某一路信號取得當前總線控制權，將其接入MIG的AXI4用戶邏輯接口，最終由MIG完成直接控制DDR3讀寫的任務。

2　設計實現中的關鍵問題

2.1讀接口和寫接口模塊設計

讀接口和寫接口模塊是本設計中的關鍵部分。按照AXI4協議封裝好的地址、控制和數據信號才能被AXI4互聯體正確接收和處理。為保證傳輸的可靠性，AXI4協議要求地址和數據通道都需確認握手成功后才開始工作［10］。表1列舉了所有五條通道的握手信號對，均為一個 VAILD信號和一個READY信號。通道源端生成VAILD信號指示地址、數據或應答等通道信號已準備好，而通道靶端生成READY信號表明可以進行通道信號接收。當握手對READY和VAILD均有效時，開始傳輸。圖3為幾種握手成功的時序圖。在情況1中，T1時刻通道信號已準備好，源端置位VAILD；靶端在T2時刻置位READY；源端必須保證T3時刻傳輸開始前通道信號保持穩定。情況 2中，T1時刻靶端置位READY，表示靶端準備好接收通道信號；源端在T2時刻準備好通道信號并置位VAILD，傳輸在T3時刻開始。情況3中源端和靶端在T2時刻同時分別準備好了通道數據、置位VAILD和READY信號，則傳輸在T2時刻即開始。需要注意的是，為防止產生死鎖，通道源端不能在置位VAILD前等待READY信號置位，而靶端可以在置位響應信號READY前等待VAILD置位。

表1　各通道握手對信號

圖3　握手信號時序圖

讀、寫接口模塊通過讀、寫狀態機來控制產生符合AXI4協議的各通道信號。AXI4協議采用基于突發的數據傳輸方式，主設備只需要提供突發傳輸的首地址，剩下的數據就會依次寫入后續地址，具體數據量由突發長度和數據端口位寬決定。突發傳輸降低了地址通道占用率，減少了傳輸過程中的冗余周期，極大地提高了數據傳輸效率。圖4是讀寫接口的狀態轉移圖。當用戶邏輯提出寫DDR3請求時，寫狀態機開始突發寫，進入SET_ADDR狀態，在寫地址通道中準備好要寫入DDR3的地址，并置位握手信號AWVAILD。等待握手響應信號AWREADY有效后，寫地址設置完成，準備打開寫數據通道，進入AXI_WRITE狀態，并在寫數據通道內準備好要寫入的數據，同時置位WVAILD信號。每個WVAILD和WREADY信號共同有效的周期表示當前寫數據通道內數據已寫入，這時需要按同樣方式準備下一個數據寫入。當一次突發寫操作完成時，狀態機生成WLAST信號標識一次突發的最后一個數據。如果單位數據片（本設計中為一幀圖像數據）寫入尚未完成，則狀態機進入IDLE狀態準備進行下一次突發寫操作。如果已經完成單位數據片的寫入，則進入NEXT_FRAME狀態，等待寫接口與用戶邏輯之間的RAM緩存準備好下一個數據片后，進入IDLE狀態繼續完成寫操作，直到所有的數據都寫入完成。讀狀態機和寫狀態機的結構類似，在收到讀數據請求后，讀地址的控制與寫過程完全相同，但由于讀數據通道方向與寫數據通道方向相反，所以讀狀態機只需要檢測RVAILD信號和RLAST信號來判斷讀通道數據是否準備好和單次突發是否完成。類似寫操作，在完成單次突發后，再判斷是否完成單位數據片讀出，如果是，則進入NEXT_FRAME狀態等待用戶邏輯完成對讀接口RAM緩存中數據的讀取后繼續讀操作，否則直接進入IDLE狀態準備進行下一次突發讀操作，繼續突發讀過程，直到所有數據讀取完成。

圖4　讀、寫接口狀態轉移圖

2.2總線仲裁

因為DDR3存儲器只有一套數據訪問端口，所以同時只能有一個主設備能取得DDR3控制權。因此在多端口控制下，需要仲裁決定哪個主設備取得總線控制權，并完成總線切換。AXI4互聯體在事務仲裁機制方面，可以選擇固定優先級或輪循優先級。固定優先級的仲裁方式事先為每個主設備指定了確定的優先級，多個主設備同時提出訪問請求時，總線控制權將會交付給擁有最高優先級的設備。在輪循優先級的仲裁方式中，每個主設備的優先級在其訪問請求被接收后降至最低，其他主設備的優先級則會遞增一位，總線上的主設備最多等待所有其他主設備完成一次突發傳輸后，就可以得到總線的控制權。相比而言，固定優先級原理簡單易懂，適合簡易靈活的小系統，但優先級一經確定無法更改，如果高優先級主設備占用總線時間過長，則無法保證較低優先級主設備的讀寫延時和帶寬，影響多端口訪問的實時性。輪循優先級雖然在某個時刻各個主設備有不同的優先級，但由于優先級不斷循環，整體上看是一種公平的仲裁機制，符合實際應用中每個端口需要實時訪問DDR3的要求。本設計對使用兩種仲裁機制下系統的表現做了測試，結果表明在有效讀寫帶寬接近DDR3理論帶寬時，固定優先級仲裁下低優先級端口數據需等待高優先級端口數據傳輸完全結束后才進行，無法保證實時性。最終本設計選擇了使用表現更好的輪循優先級仲裁方式。

3　實驗方法和結果

3.1實驗方法

實驗目的：（1）基于AXI4的單DDR3多端口存儲在衛星接收處理系統中讀寫的正確性和實時性；（2）讀寫速度。

實驗平臺：本設計選用Xilinx的Virtex 6系列ML605評估板作為硬件開發平臺，FPGA型號為XC6VLX240T。DDR3 SDRAM選用一片Micron公司的SODIMM封裝的MT4JSF6464H芯片，容量為512 Mbyte，物理數據線寬64 bit，系統工作頻率200 MHz，理論數據率800 MT/s［11］。系統中所有的模塊均使用Verilog HDL語言在Virtex 6 FPGA上實現。

實驗過程：衛星圖像接收處理系統進行目標識別、區域劃分等處理前，需要進行去除條帶噪聲等圖像預處理［12］。目前采用的條帶噪聲去除方法要求輸入數據為縱向條帶灰度數據，所以需要緩存整幅圖像以將接收到的橫向的RGB圖像數據轉化灰度數據后換縱向讀出。之后的去噪過程中也需要暫存中間數據，最終將經過處理的圖像通過PCIE接口傳至PC上位機顯示。圖5是采用AXI4多端口存儲控制器完成以上過程的系統框圖。整個系統一共使用6個端口訪問DDR3，其中轉換為縱向圖（從DDR3讀數據）、轉換為浮點數（數據寫入DDR3）、調整像素值（從DDR3讀數據）和完成去噪（數據寫入DDR3）這4步需要訪問DDR3的操作在4個讀寫端口上同時（或準同時）進行。

圖5　衛星接收機系統框圖

讀寫速度測試主要計算系統有效帶寬和帶寬利用率。一般分析中使用單次讀寫（比如一個突發）的數據量除以單次讀寫的時鐘周期來計算最大有效帶寬，并未考慮各次讀寫間的等待時間。但在多端口同時讀寫過程中，系統速率接近極限時，并不能保證各單次讀寫之間的等待時間相同。本設計中使用讀寫完成全部512 Mbit數據消耗的總時間計算有效帶寬，如式（1），結果更符合實際情況。本設計中使用的DDR3工作列地址選通脈沖延時CL（CAS Latency）為6個時鐘周期，對應數據率為800 MT/s，理論帶寬為6.4 Gbit/s。實際帶寬利用率為有效帶寬與理論帶寬的比值，如式（2）。

有效帶寬=（讀/寫數據總量）/消耗總時間 （1）實際帶寬利用率=（有效帶寬/理論帶寬）×100%（2）

在實驗數據的采集中，采用Xilinx提供的在線邏輯分析儀（ChipScope），分別采集每個端口相關讀、寫通道的地址、數據和控制信號，其波形如圖6所示。

圖6　ChipScope采樣結果

3.2實驗結果分析

圖6給出了ChipScope采樣各通道信號的時序圖。通過圖片上部紅框內連續不斷的數據波形可知，處理過程中4個端口能實時讀寫數據，各個通道延遲大致平均。對比圖6下部具體讀寫數據可知，S01和S03端口寫入的數據（右邊紅框）能正確讀出到對應S00和S02端口的數據線（左邊紅框）上。

基本讀寫功能測試中，將數據從一個端口寫滿DDR3，再將寫入的數據全部讀回。在讀寫接口數據位寬一定，單位數據片大小從64 byte倍增到512 kbyte的過程中，讀寫帶寬變化低于4%，表明單位數據片大小基本不會影響有效讀寫帶寬。分析認為這是由于讀寫接口均為單向（只讀/只寫），較為精簡的讀寫狀態機完成單位數據片轉換邏輯過程的冗余周期很少（1個周期）所致。而讀寫接口數據位寬幾乎與有效帶寬成正比，因此可以通過增加讀寫接口數據位寬（面積）換取更高的有效帶寬（速度）。

多端口競爭讀寫測試分多端口全寫入、多端口全讀出和多端口讀寫混合測試3部分進行。表2列出了系統有效帶寬的測試結果。在寫數據32 bit寬時，單端口寫入有效帶寬為581 Mbit/s，8端口同時寫入時，總有效帶寬達1.9 Gbit/s；寫數據增加到256 bit寬時，單端口寫入有效帶寬即可達4.0 Gbit/s，超過2端口寫入時，總有效帶寬保持在4.5 Gbit/s，可認為達到實際最大寫入帶寬。多端口全讀出測試中，讀數據32 bit寬時，單端口讀出帶寬為226 Mbit/s，8端口時達1.8 Gbit/s；讀數據256 bit寬時，單端口讀出帶寬為1.9 Gbit/s，超過4端口讀出時，可達實際最大讀出帶寬6.0 Gbit/s。在多端口讀寫混合測試中，分別進行了2端口一讀一寫、4端口兩讀兩寫和8端口4讀4寫3種測試，在讀寫數據32 bit寬時，帶寬分別為214 Mbit/s、845 Mbit/s和1.2 Gbit/s；而讀寫數據位寬增加到256 bit時，帶寬分別達到3.4 Gbit/s、4.1 Gbit/s和5.1 Gbit/s。

在保證數據正確穩定的前提下，多端口存儲控制器的實際帶寬利用率在多端口寫、多端口讀和多端口讀寫混合測試中最高分別達到了70.3%、93.4% 和80.2%。測試表明，本設計實現的多端口存儲控制器能夠滿足多個模塊同時訪問DDR3存儲設備的速度要求，且擁有很高的帶寬利用率。

表2　帶寬測試結果

3　結果與討論

本文設計實現的基于AXI4總線的多端口存儲控制器解決了衛星接收機圖像處理系統不能完成多模塊同時訪問DDR3的問題，在現有的基于Virtex 6

系列FPGA平臺的衛星接收機系統中取得了良好的應用效果。性能測試結果表明該多端口存儲控制器能穩定高效的完成多模塊對DDR3的訪問，有效帶寬高達4.5 GB/s-6.0 GB/s，帶寬利用率高達70.3%～93.4%，能滿足衛星圖像接收與處理過程的實時性要求。作為最新的業界標準，規范的AXI4總線接口的使用也大大增加了系統的可擴展性，使之能適用于各種需要多設備訪問DDR3存儲器的應用中。

［1］ 張允，楊曉非，符凌靜，等.基于PCIE總線的衛星遙感圖像傳輸系統設計［J］.計算機測量與控制，2013，21（7）：1874-1877.

［2］ 劉洋，林爭輝.視頻解碼芯片中DDR SDRAM控制器的設計［J］.計算機工程，2006，32（1）：240-241.

［3］ 謝宜壯，龍騰.基于FPGA的SAR信號存儲與預處理模塊設計與實現［J］.信號處理，2010，26（2）：180-183.

［4］ 范勇，舒保健，郝躍.多核共享存儲控制器中AMBA-AHB總線接口的設計［J］.電子器件，2011，34（3）：312-315.

［5］ 曹一江，馬寧，王建民.MPMC高速存儲器接口IP核設計［J］.哈爾濱理工大學學報，2012，17（6）：75-80.

［6］ 樊博，王延東，孫宏海，等.FPGA實現高速實時多端口SDRAM控制器的研究［J］.計算機工程與應用，2013，49（12）：60-64.

［7］ JEDEC.DDR3 SDRAM Specification［S］.2010，JESD79-3E.

［8］ Xilinx.Virtex-6 FPGA Memory Interface Solutions［S］.2013，UG406.

［9］ Xilinx.AXI Reference Guide［S］.2012，UG716.

［10］Arm.Amba Axi and ACE Protocol Specification［S］.2013，IHI 0022E.

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［12］Carfantan，H.Statistical Linear Destriping of Satellite-Based Pushbroom-Type Images［J］.IEEE Transcations on Geoscience and Remote Sensing，2010，48（4）：1860-1871.

張宇嘉（1990-），男，漢族，華中科技大學光學與電子信息學院碩士研究生，主要研究方向為數字電路設計，zhangyujia.hust@gmail.com；

楊曉非（1963-），男，漢族，教授，華中科技大學光學與電子信息學院副院長，微電子學與固體電子學博士生導師，主要研究方向為微磁傳感器、智能系統，yangxiaofei@mail.hust.edu.cn。

Implantation of Satellite Receiver Multi-Port Memory Access to Single DDR3 Based on AXI4 Bus*

ZHANG Yujia1，YANG Xiaofei1*，YAO Xingzhong2
（1.School of Optical and Electronic Information，Huazhong University of Science and technology，Wuhan 430074，China；2.Laboratory of Precision-Guided Technology，Second Artillery Command College，Wuhan 430012，China）

To meet the needs of real time satellite image receiving and processing system，we implanted the multiport DDR3 SDRAM memory controller based on AXI4 bus on the platform of Xilinx Virtex 6 FPFA.Different modules are available to access to the unique DDR3 memory in real time，which allows multiple processing modules to cache satellite images at different stages at the same time.Evaluated by Xilinx ChipScope software and the image processing results，feasibility and reliability of the system has been proved.Maximum bandwidth reaches 6.0 Gbit/s and maximum utilization rate up to 70%～93%according to calculation.The multi-port memory controller can be used in extended high speed read&write applications with this standard AXI4 bus structure.

memory controller；multi-port；AXI4 bus；DDR3 SDRAM；FPGA；satellite image receiving and processing

TP334.4

A

1005-9490（2016）03-0617-06

EEACC：6280G；642010.3969/j.issn.1005-9490.2016.03.023