CMOS集成電路低功耗設計技術研究

李駿

（黑龍江省中再生資源開發有限公司 150000）

CMOS集成電路低功耗設計技術研究

李駿

（黑龍江省中再生資源開發有限公司 150000）

現如今，人們越來越熱衷于對集成電路性能和功耗方面的研究，而CMOS集成電路也因其低功耗、高性能的優勢日益成為人們關注的焦點。鑒于此，本文主要從動態功耗和靜態功耗兩方面介紹了CMOS集成電路的低功耗設計技術，以期為集成電路的優化設計提供一些幫助。

CMOS集成電路；設計技術；低功耗

受移動設備迅猛發展和電池技術停滯不前的雙重影響，功耗性能在集成電路方面的重要性日趨凸顯。衡量電子產品的參數包括面積、性能和功耗，而在保證性能最優化和面積一定的前提下，顯然功耗是亟待解決的設計難題。

1 低功耗設計簡介

功耗估計和功耗優化是集成電路設計研究的兩大關鍵部分，前者是低功耗設計的前提準備，后者是低功耗設計的最終目的，而能否最大程度地實現集成電路的低功耗設計，很大部分取決于能否實現功耗的最優化。

功耗估計是指通過一定的技術和方法提前獲取電路功耗的預計值，目前主要有平均功耗估計和最大功耗估計兩種方法。隨著電路規模的擴大，如何快速而準確地估計出電路的功耗成為目前一個重要的研究方向。功耗優化就是采用分析數據、建立模型等手段，加上功率估計的配合，實現功率消耗最小化的最終目標。當然，只有實現兩者的緊密配合，才能最大程度地實現集成電路低功耗設計。

2 CMOS集成電路低功耗設計技術

CMOS集成電路之所以在電路規模化形勢下備受青睞，主要依托于其低功耗的特性。下面就針對其低功耗優化方法進行簡要概述：

2.1 動態功耗優化技術

動態功耗是由電路在各種穩定的工作狀態間進行轉變而產生的，是集成電路中的主要耗能部分。因此，實現動態功耗優化是擺在我們面前的首要問題，其主要解決方法有：

（1）降壓

由動態功耗的定義可知，電壓的跳轉會增大動態功耗值，因此降低電源電壓可以有效減少動態功耗。同時，由于電源電壓作用的是集成電路的整個芯片部分，而不是局部的一部分，所以在不改變電路結構的條件下，降低動態功耗的效果是最顯著的。

（2）降容

負載電容與動態功耗之間屬于正比例關系，因此降低負載電容也是有效降低動態功耗的途徑之一。在CMOS集成電路中，電容主要由器件柵電容、節點電容和連線電容組成，其中前兩者與器件工藝有關。當然，在致力于降低集成電路中動態功耗時，也不能忽略集成電路的運行速度，降低負載電容不僅能實現前者用途，而且還能有效提高集成電路的運行速度。要想實現上述功能，在降低負載電容時應選擇體積小的器件并盡量減少連線長度。

（3）降低開關活動性跳變率

動態功耗除了與以上兩者成正比例關系，還與集成電路的工作頻率、信號在單位時間內不同電平之間的跳變次數成正比例關系。但顯然，改變電路的工作頻率是不科學的，因此可以通過減少開關活動性跳變率來實現動態功耗的降低。當電路中電信號的活動性變為零時，電路的能量消耗就會消失，即便負載電容很大，也不會產生能量消耗。所以，在實際應用中，當電路中部分功能處于暫停狀態時，可以嘗試通過屏蔽時鐘的方法使相應的電路停止工作，以達到降低電路中動態功耗的目的。但是，在CMOS集成電路中，會出現很多對電路工作沒有任何幫助的偽跳變，它們不僅占據開關活動性空間，嚴重影響電路功能，而且隨著偽跳變向其它電路傳播，影響到經過的其它系統單位，使得動態功耗大大增加。對此，可以嘗試通過減少傳播長度的方法來降低偽跳變的影響。

2.2 靜態功耗優化技術

理論上，CMOS集成電路在電路穩定狀態下不存在從電源直接到地的路徑，因此不會有靜態功耗生成。但是，在現實狀況中，MOS管會出現兩種漏電流分量，包括反向漏電流和亞閥值電流。由這兩種電流產生的功耗損失被稱為靜態功耗。

2.2.1 閥值電壓對漏電流的影響

由前文可知，降低電源電壓確實能有效減少集成電路的功耗，但是這樣一來也增加了集成電路中各項功能的運行時間，同時我們也已經得知，在動態功耗優化技術中，影響功耗損失的最主要原因之一便是電源電壓。因此，可以通過降低閥值電壓的方法來降低電路的動態功耗。但是在降低動態功耗的同時，由于閥值電壓的降低會引起亞閥值電流的增加，使得集成電路中相應的靜態功耗也有所增加。因此，在實際設計中必須考慮閥值電壓對漏電流的影響。根據實際經驗，集成電路設計中如果采用多閥值技術，就能有效減少漏電流，進而減少靜態功耗，同時還能保持集成電路各項系統的性能良好。

2.2.2 閥值電壓的調節策略

對于閥值電壓的調節要做到具體問題具體分析。例如，當采用摻雜方法時，可以通過掩膜編程的方式來調節電路中器件的閥值電壓，但其缺點是每一個閥值對應一個掩膜，即閥值增加時相應的掩膜也要增加，這樣就無形中增加了制作成本；采用偏壓方式時，不存在成本增大的問題，但是它的連線比較冗雜，不適合應用在單一器件上，只有在器件較多的情況下才具有實際應用價值。

3 CMOS集成電路低功耗設計中的注意事項

3.1 總線

在某些CMOS集成電路中，會不可避免地遇到總線數量較多的問題，并由此帶來相當多的問題，如電阻和負載的增大。所以，造成集成電路中功耗增加的一個主要因素就是總線，其中大約15%都來源于此。而要想減少功耗，首先就是要科學設置數據總線的路徑，盡量減少總線長度，如果總體路徑不適合改動，可以在局部使用較低功耗的總線來實現CMOS集成電路功耗的降低。

3.2 門控時鐘

時鐘樹所造成的功耗也是設計中需要重要考慮的問題。在解決這一問題時，可以考慮使用門控時鐘，讓那些暫時不需要運行的器件處于休眠狀態，藉由減少運行時間來降低這一部分的功耗。與此同時，門控時鐘在設置時不應針對某一特定觸發器，否則可能會導致不同時鐘間產生時間差。

4 結語

綜上所述，隨著科技的飛速發展，集成電路的應用越來越廣泛，人們在集成電路的設計過程中，不再僅僅關注電路的運行速度，也開始考慮集成電路的功耗問題，將研究方向瞄準于高性能、低功耗的集成電路設計。本文針對CMOS集成電路低功耗設計技術進行了初步的研究和探討，希望能給相關設計人員帶來一定的借鑒和參考。

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TN432

A

1004-7344（2016）17-0284-01

2016-5-20

李駿（1990-），男，漢族，江蘇淮安人，電路設計與集成系統助理工程師，本科，研究方向為模擬芯片設計。