低功耗SARADC芯片設(shè)計(jì)與研究

劉 洋（天津維晟微科技有限公司，300457）

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低功耗SARADC芯片設(shè)計(jì)與研究

劉 洋
（天津維晟微科技有限公司，300457）

摘要：本文設(shè)計(jì)和研究了一種低功耗8Bit SARADC結(jié)構(gòu)，其采用了GF0.18um工藝設(shè)計(jì)，1.8V單電源電壓，動(dòng)態(tài)范圍為1V，INL為0.5LSB，DNL為2LSB通過(guò)詳細(xì)的電路原理分析和軟件Cadence的仿真，并流片測(cè)試，性能達(dá)到設(shè)計(jì)初衷。

關(guān)鍵詞：逐次逼近；比較器；預(yù)放大

近兩年來(lái)，手持式設(shè)備的廣泛應(yīng)用，以及無(wú)線傳感器在測(cè)控，儀表，工業(yè)控制等領(lǐng)域內(nèi)作用的日漸突出，對(duì)數(shù)字模擬混合信號(hào)的芯片需求量越來(lái)越大，同時(shí)，對(duì)芯片的低功耗性能也提出了更高的要求，在絕大部分的數(shù)模混合芯片中，模數(shù)轉(zhuǎn)換器（Analogto-Digital Converter，ADC）作為將真實(shí)世界中的模擬信號(hào)轉(zhuǎn)換成系統(tǒng)可識(shí)別的數(shù)字信號(hào)的主要部件，也成為了整個(gè)芯片中降低功耗的熱點(diǎn)。

目前，主要有pipelinde（流水線型），flash（閃存型），sigma-delta，sar（逐次逼近型）四種電路結(jié)構(gòu)的ADC，其中SARADC具備中等速度，低功耗，高分辨率，高精度，尺寸小，等優(yōu)點(diǎn)而被廣泛應(yīng)用于傳感器信號(hào)處理，無(wú)線通訊，工業(yè)控制等領(lǐng)域。

1 SARADC系統(tǒng)原理

SARADC 主要由S/H（采樣/保持電路），DAC（數(shù)模轉(zhuǎn)換器），COMP（比較器模塊），SAR（逐次逼近寄存器）模塊以及其他模擬電路組成，其中，最核心的電路模塊為DAC，COMP（比較器）以及SAR模塊。

SARADC采用二進(jìn)制搜索法原理，通過(guò)對(duì)信號(hào)的處理，使DAC的輸出逐步逼近模擬信號(hào)Vin，工作過(guò)程為：模擬信號(hào)Vin通過(guò)S/H模塊采樣并保持，保持的信號(hào)進(jìn)入COMP（比較器）的正端，此時(shí)，數(shù)字控制模塊SAR通過(guò)對(duì)DAC的數(shù)字端的控制，將DAC的輸出設(shè)定為1/2Vref， S/H電路的前端保持信號(hào)與DAC輸出在比較器中進(jìn)行比較，如果Vin>1/2Vref，則COMP輸出1，則SARADC的最高位輸出為1，如果Vin<1/2Vref，則COMP輸出0，則SARADC最高位輸出為0，最高位確定后，再確定SARADC輸出的第二高位，根據(jù)最高位的比較輸出結(jié)果，如果之前最高位輸出為1，那數(shù)字控制模塊將DAC的輸出設(shè)定為3/4 Vref，輸入信號(hào)Vin開(kāi)始與3/4Vref進(jìn)行比較，如果之前最高位輸出為0，那數(shù)字控制模塊將DAC的輸出設(shè)定為1/4 Vref，輸入信號(hào)Vin開(kāi)始與1/4Vref進(jìn)行比較，既可確認(rèn)第二高位的值，以此類推，直至最低位確定為止。總結(jié)下來(lái)，就是對(duì)Vin與以二分法細(xì)分的Vref進(jìn)行比較，從而得出量化值，每一次比較和確定SARADC輸出數(shù)字碼都需要一個(gè)時(shí)鐘周期的時(shí)間，本文設(shè)計(jì)目標(biāo)為8bitADC，即對(duì)每一個(gè)將要量化Vin值需要8個(gè)時(shí)鐘周期的時(shí)間，再加上比較器清零和數(shù)字控制的時(shí)間，每個(gè)Vin值的量化總共需要9個(gè)時(shí)鐘周期。

由原理可見(jiàn)，對(duì)SARADC的轉(zhuǎn)換速度，轉(zhuǎn)換精度，功耗等關(guān)鍵指標(biāo)的影響，主要集中在DAC和COMP的建立時(shí)間和轉(zhuǎn)換精度等性能上。

圖1

2 DAC（數(shù)模轉(zhuǎn)換器）設(shè)計(jì)

在SARADC中，通過(guò)COMP的比較結(jié)果，sar輸出控制碼對(duì)DAC進(jìn)行控制，從而輸出下次需要比較的電壓，

DAC常用電阻陣列，電容陣列和電容電阻混合陣列結(jié)構(gòu)來(lái)實(shí)現(xiàn)，但在CMOS工藝中，相同面積的電阻與電容相比較，電容由于遠(yuǎn)小于電阻的失調(diào)匹配而被經(jīng)常運(yùn)用在DAC中，而且，電容的充放電特性使其并不消耗電流，從而起到了降低功耗的作用，本文在綜合各個(gè)陣列結(jié)構(gòu)的優(yōu)缺點(diǎn)后，本文選定電容陣列結(jié)構(gòu)（電荷定標(biāo)結(jié)構(gòu)），具體電路采用了分段電容結(jié)構(gòu)，其優(yōu)勢(shì)是采用了更少的電容，速度更快，功耗更小，版圖面積也更小，在速度，功耗，面積與性能之間得到了很好的折中，最重要的是，通過(guò)電荷定標(biāo)的結(jié)構(gòu)，SARADC可以通過(guò)電容陣列直接對(duì)輸入信號(hào)Vin進(jìn)行采樣保持，不需要另外的電路。電荷定標(biāo)具體結(jié)構(gòu)如下圖1

工作過(guò)程如下：DAC的電容陣列先對(duì)Vin進(jìn)行采樣，開(kāi)關(guān)～連接到地，～，連接Vin，閉合，Vin對(duì)電容陣列充電，整個(gè)電容陣列的電荷為=-16C·Vin；根據(jù)電容充放電，電荷保持不變的特性，采樣后將～接地，斷開(kāi)，此時(shí)，=-256/271Vin；然后再分配階段，接到Vref，閉合，增加128/271Vref，閉合，增加1/271Vref。所以的最終電壓為

是分段電容的第i位，由上式可見(jiàn)，函數(shù)中的系數(shù)為，稍微小于1，所以，在比較器的設(shè)計(jì)中，對(duì)其精度的相關(guān)指標(biāo)，要留有余量。

電容陣列中單位電容的匹配精度對(duì)SARADC的線性度有很大的影響，而影響匹配精度的主要由蝕刻誤差和電容兩個(gè)極板之間氧化層的梯度效應(yīng)引起的，在本文中，采用了單位電容并聯(lián)的形式來(lái)減輕蝕刻誤差，通過(guò)電容陣列中心對(duì)稱的版圖布局來(lái)減小氧化層梯度效應(yīng)，并增加dummy（冗余）單位電容，使電路電容蝕刻環(huán)境相同，dummy電容的兩極極板同時(shí)接地或電源，在電路中沒(méi)有實(shí)際的作用，只是在生產(chǎn)過(guò)程中，形成對(duì)有用單位電容的包圍，使有用電容在蝕刻時(shí)保持一致的比例

3 COMP（比較器模塊）設(shè)計(jì)

COMP是saradc中另一個(gè)關(guān)鍵電路模塊，通過(guò)對(duì)DAC輸出信號(hào)與Vcm的比較，得到數(shù)字信號(hào)1或0，sar模塊根據(jù)比較結(jié)果，再控制DAC的數(shù)字控制字，所以，比較器的速度，精度等性能指標(biāo)都會(huì)對(duì)saradc整體產(chǎn)生很大的影響。目前，常用的比較器分為兩種，一種為運(yùn)放型比較器，一種為L(zhǎng)ATCH比較器，其中運(yùn)放型比較器精度高，但速度較慢，LATCH比較器速度很快，但精度不高，根據(jù)推導(dǎo)的結(jié)果，本文采用兩種方式相結(jié)合的方式，先將被比較信號(hào)預(yù)放大，在進(jìn)行比較。

比較精度由saradc的性能指標(biāo)LSB決定，本文要求輸入范圍為1V，8Bit，按經(jīng)驗(yàn)推算，比較器精度為0.5LSB，再考慮DAC輸出推導(dǎo)式中Vx的系數(shù)，得出如下公式

由上式可知，比較器精度為1.8mV，而一般LATCH比較器失調(diào)電壓在60mV左右，這要求在預(yù)放大電路的增益要在32dB以上，考慮其他因素，將預(yù)放大電路的增益定為40dB即100倍，同時(shí)，為了滿足saradc的轉(zhuǎn)換率達(dá)到20k，需要比較器的工作頻率需達(dá)到5MHz，即在200ns所以，為了留出余度，比較器需在100ns內(nèi)完成信號(hào)比較工作。

圖2

3.1 比較器模塊的失調(diào)校準(zhǔn)

在生產(chǎn)加工過(guò)程中，由于電路元件的不匹配，會(huì)造成預(yù)防大電路的隨機(jī)不可預(yù)測(cè)的直流電壓失調(diào)，輸入信號(hào)在小于offset的范圍內(nèi)，會(huì)導(dǎo)致比較器出現(xiàn)錯(cuò)誤的比較結(jié)果，降低了比較器的精度，進(jìn)而降低了整個(gè)saradc的精度，為了減少這種不可預(yù)測(cè)的影響，在級(jí)聯(lián)預(yù)防大運(yùn)放信號(hào)通路上采用了失調(diào)校準(zhǔn)技術(shù)，通過(guò)電容可以充放電的特性，將失調(diào)電壓存儲(chǔ)在信號(hào)通路的電容上，再通過(guò)與輸入疊加來(lái)減小消除失調(diào)，由于本文對(duì)級(jí)聯(lián)預(yù)防大運(yùn)放采用了輸出失調(diào)存儲(chǔ)技術(shù)。

討論:椎體成形術(shù)治療椎體骨質(zhì)疏松性骨折或是腫瘤導(dǎo)致的脊柱疼痛中都獲得顯著鎮(zhèn)痛效果,骨質(zhì)疏松癥導(dǎo)致患者疼痛脊柱不能活動(dòng)又加重了骨質(zhì)疏松二者形成惡性循環(huán),所以解除疼痛和恢復(fù)脊柱的活動(dòng)功能是治療成敗的關(guān)鍵1,認(rèn)為此介入技術(shù)治療椎體骨折是安全、有效,并且止痛可靠。骨水泥滲漏是PVP術(shù)的重要并發(fā)癥,不過(guò)出現(xiàn)骨水泥滲漏的患者,都無(wú)明顯的臨床中癥狀2。本組105例患者術(shù)后未見(jiàn)嚴(yán)重并發(fā)癥,101例患者疼痛顯著緩解,顯著緩解率達(dá)96.19%。

工作原理如下，在預(yù)防大電路對(duì)信號(hào)放大之前，閉合，使運(yùn)放輸入端短接到共模電平Vcm，此時(shí)，電容，上存儲(chǔ)了經(jīng)由運(yùn)放Ai的失調(diào)電壓，隨后，預(yù)防大電路開(kāi)始對(duì)信號(hào)放大，斷開(kāi)，電容，上存儲(chǔ)的電荷反回去補(bǔ)償?shù)窒袅诉\(yùn)放的失調(diào)電壓，本文的預(yù)防大電路為三個(gè)單極點(diǎn)運(yùn)放級(jí)聯(lián)，而每個(gè)運(yùn)放的增益都不大，所以，每一級(jí)運(yùn)放都采用這種失調(diào)電壓補(bǔ)償?shù)姆椒ā?/p>

3.2 比較器模塊仿真（見(jiàn)下圖2）

比較器輸出為net020，其在時(shí)鐘latch1的由低變高的瞬間輸出比較結(jié)果，INP輸入為由0.9V到1.1V的漸變電壓信號(hào)，INN為1V共模電平，據(jù)觀測(cè)，比較器在INP輸入1.0002V時(shí)翻轉(zhuǎn)，結(jié)論是比較器的失調(diào)電壓在0.0002V以內(nèi)，遠(yuǎn)小于SARADC系統(tǒng)要求0.5LSB，滿足設(shè)計(jì)要求

4 回片測(cè)試結(jié)果

測(cè)試所需儀器

對(duì)信號(hào)發(fā)生器的需求：因?yàn)闇y(cè)試對(duì)象為8bit ADC ，所以信號(hào)源提供的信號(hào)精度必須要高于8bit，基于此要求的考慮，在本次回片測(cè)試中，本文選擇了信號(hào)發(fā)生器：Agilent 81150，其可提供信噪比SNR為90dB，14bit精度的信號(hào)。

測(cè)試方法，由電壓源提供1.8V電源電壓，由信號(hào)發(fā)生器提供幅值為1V，頻率為200k的正弦輸入信號(hào)，通過(guò)邏輯分析儀對(duì)SARADC的輸出點(diǎn)65536（2的16次方）個(gè)點(diǎn)進(jìn)行采樣記錄，再將數(shù)據(jù)導(dǎo)入MATLAB進(jìn)行fft的計(jì)算，得出以下結(jié)論

SINAD=41.3800

SNR=42.4852

SNR_ENOB=6.7645

THD=-47.6258

SFDR=49.4282

5 結(jié)論

本文采用了GF0.18 CMOS工藝，設(shè)計(jì)了一款8bit，5M采樣率的低功耗SARADC，，電路中采用了分段電容DAC結(jié)構(gòu)和帶有預(yù)防大功能結(jié)構(gòu)的比較器，功耗為96uW，經(jīng)流片回片測(cè)試，實(shí)際有效位為6.7bit，完全符合設(shè)計(jì)初衷

參考文獻(xiàn)

［1］李北建.10位50MHz流水線ADC的研究與設(shè)計(jì).

［2］吳松昌.10比特50MSs流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器設(shè)計(jì).

Low power consumption SARADC chip design and research

Liu Yang
（Tianjin weishengwei Science and technology co. LTD，300457）

Abstract：This paper study and design a low-power 8 bit SARADC structure，the adopted GF0.18 um process design，single power supply voltage of 1.8 V，the dynamic range of 1 V，INL 0.5 LSB，DNL is 2 LSB Cadence through detailed analysis of the circuit principle and software of the simulation，test，and flow performance meet the design intent.

Keywords：the successive approximation comparator pre amplifier

作者簡(jiǎn)介

劉洋（1978.3-）漢，遼寧省凌海市，天津維晟微科技有限公司；中級(jí)工程師，碩士；研究方向；自動(dòng)化。