一種基于VPX標準的偵測雷達信號處理系統設計方法

王　銳,翟剛毅,許樹軍,饒　卿

(中國船舶重工集團公司第七二四研究所,南京 211153)

一種基于VPX標準的偵測雷達信號處理系統設計方法

王銳,翟剛毅,許樹軍,饒卿

(中國船舶重工集團公司第七二四研究所,南京 211153)

摘要：介紹了一種基于VPX標準的偵測雷達信號處理系統的技術設計和工程實現。在VPX通用平臺架構下設計了符合VPX規范的高速采集模塊,并結合高速FPGA通用信號處理模塊實現了偵測雷達信號的采集與處理功能。

關鍵詞:VPX標準;偵測;信號處理;采集

0引言

隨著雷達偵測技術的不斷發展,需要傳輸和處理的信息量也越來越大,對信號處理系統的運算處理速度、數據帶寬和傳輸速率等要求也不斷提高[1-2]。傳統偵測信號處理以多個功能模塊組合而成,集成度較低,設備量較大,單模塊數據處理能力較弱,模塊間數據傳輸速率較低,已經無法滿足新型偵測產品的使用需求。而基于VPX 標準的信號處理平臺具備強大的信號處理、數據處理能力,以及高性能數據交換能力[3],其高密度計算及高速交換架構使得較少的設備量即可以實現復雜的信號處理功能。本文通過該處理平臺實現了偵測雷達信號處理系統的設計,完成了寬帶偵測信號的高速采集和多通道信號處理功能。

1系統功能

偵測雷達信號處理主要對較大瞬時帶寬內的信號進行接收和處理[4]。根據需要偵測目標信號帶寬范圍的不同,并從提高信號接收靈敏度和信號檢測參數精度等方面進行考慮,通常可將前端寬開接收的較大瞬時帶寬劃分為若干個子信道分別進行信號處理。多通道信號處理可以是時域多通道信號處理、頻域多通道信號處理,也可以是頻域時域混合的多通道信號處理。時域多通道信號處理系統對每個子信道分別進行數字信號采集和信號處理,系統功能框圖如圖1所示。模擬前端將接收的射頻信號轉換為中頻信號后,通過A/D模數轉換將模擬信號轉換為數字信號。數字信號通過數字正交和低通濾波得到信號的幅度和相位值。將信號幅度與算法生成的門限進行過門限判斷,如果信號幅度大于門限值則對信號進行參數測量計算,最終將計算得到的信號的中心頻率、脈寬、功率電平等信息送至數據處理進行后續處理。

圖1　信號處理功能框圖

2VPX通用信息處理平臺系統結構

基于VPX架構的通用信息處理平臺由插(機)箱、背板、散熱單元、電源模塊、FPGA通用處理模塊、PowerPC處理模塊、交換模塊、接口擴展模塊等組成。模塊在插(機)箱中通過背板采用前后對插形式,前插模塊用于數據的交換和處理,后插模塊用于機箱內各板卡狀態的故障監測和實現對外信息的輸入與輸出。VPX內部的模塊間通過背板互聯或通過交換模塊實現數據交換。

3系統實現

在信號采集A/D模數轉換時,AD芯片有效位數越多轉換精度越高。采樣時鐘越高,可采樣處理的信號帶寬越大,但同時對芯片數據傳輸速率的要求也越高。在200 MHz采樣時鐘時,12位有效位的采樣數據加上4位數據包頭和校驗位后的數據速率達到3.2 Gbps。而數據傳輸速率由A/D模數轉換芯片、光模塊和FPGA芯片收發數據速率的能力決定。

在FPGA信號處理中,時域多通道信號處理系統的運算量主要體現在數字正交和多通道濾波。通常需要保證濾波器的特性能滿足通帶較小紋波,過渡帶較窄且帶外抑制能達到60 dB以上。以16 MHz帶寬為例,FIR濾波采用128階4抽取的設計，數字正交后的I、Q兩路信號通過128階濾波器進行頻域濾波需要34個DSP處理單元。信號的處理結果通過緩存合成時每個子信道需要8個36 K的BRAM。

根據A/D模數轉換芯片、光模塊和FPGA芯片收發數據率,以及FPGA芯片DSP和BRAM等資源數量綜合考慮,選擇Xilinx公司Virtex-6系列的XC6VLX550T作為信號處理芯片。設計采用200 MHz的采樣時鐘,12位有效位的A/D模數轉換芯片,在滿足Nyquist采樣定理的前提下,將1 GHz的瞬時帶寬劃分為19個信道,每個信道再劃分為4個子信道。采用時域多通道信號處理方法進行信號處理,并根據信號處理對FPGA芯片的資源需求確定每塊FPGA處理模塊最多可對8路子信道信號進行信號處理。

根據FPGA處理模塊的處理能力對應設計了后插板形式的8通道高速ADC信號采集模塊,實現了多通道的模數轉換功能。采集數據通過背板傳輸至前插槽與之對應的通用FPGA信號處理模塊。通用FPGA信號處理模塊實現對信號的數字信道化處理、信號檢測、參數測量等功能,并將最終得到的信號頻率、脈寬等信息通過背板以RapidIO方式傳輸至PowerPC數據處理模塊。

如前所述,信號處理系統需要處理19個子信道的接收信號,而每個AD信號采集模塊最多可以采集8個通道,因此需要3個AD信號采集模塊。同時,需要3個FPGA處理模塊處理相對應采集模塊送來的信號。前3個FPGA處理模塊將處理得到的信號參數信息通過背板送入第4個FPGA處理模塊。第4個FPGA處理模塊將數據合成后再通過其后插槽綜合接口模塊的光模塊送出,并通過背板將數據送至PowerPC處理模塊。硬件組成如圖2所示。

圖2　系統平臺框圖

前3塊FPGA處理模塊工作原理相同,將經過脈沖參數測量得到的信號幅度、寬度和載頻值,再加上信道標記和脈沖到達時間、天線方位等信息按規定格式合成,形成脈沖描述字后通過背板串行傳輸至第4塊FPGA處理模塊。第4塊FPGA處理模塊將送來的數據進行合成打包處理后通過串行RapidIO總線送入PowerPC處理模塊,在PowerPC處理模塊中對數據進行進一步處理。具體數據流程如圖3所示。

3.1多通道ADC信號采集

ADC信號采集模塊對模擬中頻信號進行模數轉換,轉換后的高速數字信號以高速串行方式通過VPX背板傳輸至與之對應的FPGA通用信號處理模塊。每塊 FPGA通用信號處理模塊包含2個FPGA處理芯片,每片FPGA處理芯片對4路送入的ADC采集數據分別進行解碼,并將解碼數據轉換為并行數據,同時對每包數據頭進行誤碼檢測,當發現錯誤數據時對ADC芯片進行復位操作和初始化配置操作。信號采集流程如圖4所示,模擬信號通過50 Ω匹配后送入ADC芯片,轉換后的數字信號通過VPX背板送入FPGA處理模塊。

圖3　數據流程框圖

圖4　信號采集流程圖

ADC信號采集芯片選擇了ADI公司的AD9239,每片AD9239包含4個通道可對4路數據同時進行模數轉換。AD9239模數轉換后的數據格式如表1所示,由8位的數據包頭、4包12位的采樣數據、8位校驗碼組成。在初始化芯片時,可以選擇芯片的PGM控制信號管腳讓芯片輸出測試數據,用于FPGA芯片接收對齊數據位,當數據位對齊后再控制芯片輸出真實采樣數據。芯片的默認測試數據格式為CCAA DDBB 3553 66A5。數據在傳輸時有3種編碼格式可以選擇,在FPGA芯片接收數據后需選擇對應的解碼公式對數據包進行解碼。8位的數據包頭可在配置芯片時自行選擇,也可使用默認值0xFD。

表1　AD9239數據包格式

在FPGA程序中觀測接收到ADC芯片4路測試數據和實際數據結果如圖5所示。程序初始化配置ADC芯片結束后,先接收固定64位的測試數據CCAA DDBB 3553 66A5用于對齊數據位。當數據位對齊后,程序控制芯片發送真實數據,接收到的64位數據包以0xFD為數據包頭,0x00校驗位為數據包尾。

3.2FPGA信號處理

FPGA通用信號處理模塊對接收到的中頻數據首先進行數字正交和頻域濾波得到I、Q數據。同時,為了保證系統對小信號的靈敏度,在設計中采用4個低通濾波器對每個通道的信號進行濾波,得到4路子信道I、Q數據分別進行后續處理。

對經過數字正交后的I、Q數據進行求模和相位計算,得到信號包絡和瞬時相位。同時統計噪聲均值,根據一定虛警率得到門限值;將I、Q求模的結果與門限值比較,得到信號檢測結果。然后根據檢測結果對信號參數進行計算,得出信號的幅度、寬度和載頻值。

圖5　ADC 4通道接收數據

在脈沖參數測量中,脈沖的幅度并不是恒定不變。如果采用固定門限,對到達時間的測量將產生較大誤差。而對脈沖到達時間采用自適應門限測量,則可以克服脈沖幅度起伏對到達時間的影響。具體方法是將在有效檢測結果后0.5 μs內出現的最大值作為信號的幅度估計值,把求模結果和幅度估計值的一半比較,大于該值則認為是超過了門限,對超過門限的數據進行統計平均即可得到脈沖幅度。原理框圖如圖6所示。圖中，A表示幅度，PW為脈寬。

圖6　自適應門限測量方法示意圖

進行脈沖寬度參數的計算時,在脈沖前沿到達時起始脈寬計數器,在脈沖后沿到達時將結果輸出。在脈沖前沿鎖存脈沖的到達時間。

利用CORDIC算法得到瞬時相位后,可以利用頻率和相位的關系實現數字鑒頻:

f(m)(φ(m)-φ(m-1))/Ts

數字鑒頻原理如圖7所示。計算得到相位差后即可得到信號的瞬時頻率。CORDIC算法可利用FPGA芯片中的IPcore實現。

圖7　基于CORDIC算法的數字鑒頻原理圖

3.3FPGA數據傳輸

FPGA通用信號處理模塊之間的數據主要通過FPGA芯片內部的高速GTX模塊進行收發,可通過芯片的IPcore對GTX功能模塊進行配置操作。本系統設計的串行最高線速率為2 Gbps,以滿足多通道高速數據流傳輸的需要,其物理傳輸路徑通過背板總線進行分配從而實現模塊的高速高集成互聯。

3.4信號處理系統測試結果

利用信號源從ADC信號采集模塊輸入一路脈寬1 μs的脈沖信號,運用Xilinx公司提供的調測軟件ChipScope對FPGA內部信號流逐級觀測,系統處理結果如圖8、9所示。圖8為ADC采集模塊對脈沖信號采集后傳輸至與之對應的FPGA處理模塊接收解碼后的時域結果。圖9為第4塊FPGA處理模塊對前3塊模塊通過參數測量形成的脈沖描述字合成為一路的結果。脈沖描述字的格式如表2所示。

圖8　脈沖信號

圖9　合成的脈沖描述字

Bit[0:31]Bit[32:63]Bit[64:95]Bit[96:127]Bit[128:159]Bit[160:191]Bit[192:223]Bit[224:255]報文頭通道號和脈沖寬度中心頻率到達時間低32位達到時間高32位脈沖幅度方位報文尾和噪聲均值

4結束語

作為新一代的總線標準,VPX具有很高的傳輸速率和帶寬,特別適用于數據流量大、運算量大、實時處理要求高的航天、軍工等場合。基于VPX標準的通用信號處理和數據處理平臺很好地迎合了上述這種發展趨勢,使VPX標準成為新一代標準總線的最佳選擇。本文通過VPX平臺實現了一種偵測雷達信號的采集和處理功能,達到了系統的指標要求。

參考文獻:

[1]GE Fanuc Embedded Systems,Inc.VPX:VMEbus for the 21 st Century [M].2007:3-6.

[2]Mercury Computer Systems,Inc.Technology Overview:VITA 46 (VPX)[M].2006:2-4.

[3]鄭東衛,陳矛,羅丁利.VPX 總線的技術規范及應用[J].火控雷達技術,2009(12).

[4]宋虎,陳建軍.被動探測中的信號技術研究[J].雷達與對抗,2005(4).

Design of signal processing system of reconnaissance and detection radar based on VPX standard

WANG Rui, ZHAI Gang-yi, XU Shu-jun, RAO Qing

(No. 724 Research Institute of CSIC, Nanjing 211153)

Abstract:An implementation method of the signal processing system of the reconnaissance and detection radar is introduced based on the VPX standard. According to the VPX general platform architecture, the high-speed collection module is designed, which is in accordance with the VPX specifications, and the signal collection and processing of the reconnaissance and detection radar are realized in combination with the high-speed FPGA general signal processing module.

Keywords:VPX standard; reconnaissance and detection; signal processing; collection

收稿日期:2015-12-02;修回日期:2016-01-19

作者簡介:王銳(1982-),男,工程師,碩士,研究方向:雷達信號處理;翟剛毅(1978-),男,研究員,研究方向:雷達信息處理;許樹軍(1985-),男,工程師,碩士,研究方向:雷達信號處理;饒卿(1988-),男,工程師,碩士,研究方向:雷達信號處理。

中圖分類號:TN911.7

文獻標志碼:A

文章編號:1009-0401(2016)02-0022-04