一種L波段數字接收機的直接射頻采樣研究

戎喆希

【摘 要】隨著現代集成電路的發展，高速串行JESD204B協議及高速ADC令射頻直接采樣成為可能。本文對L波段數字接收機的直接射頻采樣進行研究，基于新型ADC器件AD9625，提出與支持JESD204B軟核的FPGA協同工作的設計方案，在硬件設計不發生改變的條件下，分別支持在ADC內進行下變頻、抽取、濾波或在FPGA內部進行此項工作。兩種方式均屬數字處理，在處理不同回波信號時可通過軟件進行調整。

【關鍵詞】射頻采樣；AD9625；JESD24B；L波段

【Abstract】With the development of modern integrated circuits， high-sped serial protocol JESD204B and high-speed ADC make direct RF sampling possible. In this paper the L-band direct RF sampling of digital receiver is studied. Based on new devices AD9625， the design conceptual came up. The ADC collaborates with FPGA which contains JESD204B core. The DDC， decimation and FIR can operate either in ADC or in FPGA without any change on the hardware. Both methods belong to the digital processing. It can be adjusted by software when deal with differential RF echo.

【Key words】RF sampling； AD9625； JESD204B； L-band

0 引言

L波段是頻率在1-2GHz的無線電電波波段，L波段接收機廣泛應用于成像雷達、氣象雷達、探測雷達等系統中。傳統的超外差式接收機經過一次或兩次下變頻，將射頻信號轉換為中頻信號，之后用ADC對中頻信號進行采樣。采樣過后的數據進入FPGA內部進行后續處理。在濾波、低噪聲放大、混頻等過程中，模擬器件的不穩定易導致I、Q兩路的幅相不一致，影響采樣結果。同時這些器件占用了大量的印制板版面，極大阻礙了接收機小型化的發展。

隨著射頻采樣技術的發展，用于數字T/R組件的射頻ADC發展成為必然。如采用TI公司的ADC083000進行高速采樣[1]之后，通過四路多路輸出選擇器輸出每路8bit數據進入FPGA，在FPGA內進行數字下變頻、正交變換、低通濾波等操作。本文提出了一種L波段數字接收機的直接射頻采樣設計，利用先進的ADC器件實現在數據進入FPGA前完成數字下變頻、正交變換及低通濾波功能，通過JESD204B協議完成數據傳輸。此種方法不僅降低了輸出數據速率要求，也減小了FPGA內部資源的占用。

1 數據采集方案

本文采用ADI公司生產的新型ADC器件AD9625，該芯片量化位數12 bit，采樣頻率高達2.5GSPS，差分模擬輸入1.1Vp-p，3.2GHz全功率模擬輸入帶寬，并且集成了兩路數字下變頻轉換器（DDC）、數控振蕩器（NCO）和FIR濾波器，支持高速6或8通道JESD204B串行輸出[2]。AD9625數據采集與處理內部架構圖如圖1所示。射頻回波經ADC內核進行流水線采樣后，有兩種工作模式可以選擇。一種是經過一級下變頻，抽取和濾波的下變頻模式。另一種是不經過任何處理，直接通過ADC的發送器輸出的全帶寬模式。

1.1 下變頻模式

AD9625的兩個DDC中的調諧器由獨立的頻率合成器和正交混頻器組成，此時模擬信號已經被提取為數字信號。本文以2.5GSPS采樣為例，10 bit頻率合成器支持1024個離散的調諧頻率，從-1.2499GHz到+1.2500GHz，步長為2500/1024=2.44MHz。這樣1GHz～1.25GHz內的回波可以在ADC內搬移到零頻附近或任意想要的頻率。振蕩器的相位和頻率可在內部寄存器0x132和0x131中設置。混頻之后的數據由12bit增加到13bit。為了降低復雜度并實現低時鐘速率，DDC采用8倍抽取多相融合濾波器，第一級濾波器級的降速系數是8，它在每個時鐘周期從混頻模塊接收8個13位樣本。抽取濾波器級工作在2.5GHz/8=312.5MHz，并與抽取后的采樣速率相等。經過抽取后的縮放和舍入，數據位數增加到16bit。1/8抽取的濾波器帶寬為-120MHz到+120MHz。這之后的數據即可傳遞到發送器輸出。在對內部寄存器相應地址進行配置后才可以使用第二濾波器級，它額外實現2倍的降速系數，由此得到總共1/16抽取。兩步抽取之后的采樣率156.25MHz，為了便于物理設計，該模塊以250MHz的速率工作。抽取濾波器的帶寬為-60 MHz到+60MHz。

對于1GHz～1.25GHz的回波，ADC采樣的數據經過1/8抽取，再經過8B/10B編碼送發送端，使用8線傳輸模式，數據傳輸線速率為2.5G×16÷8×10÷8÷8=781.25Mbps

8條通道總計6.25Gbps。若經過1/16抽取，數據傳輸線速率為：

2.5G×16÷16×10÷8÷8=390.625Mbps

8條通道總計3.125Gbps。

1.2 全帶寬模式

當下變頻模式的工作過程或處理結果不能滿足設計需求時，可以啟用全帶寬工作模式。經過ADC內核采樣過的信號不加處理的傳遞到發送器端。全帶寬模式要考慮印制板的數據承載能力以及后續數據流處理算法。ADC芯片的12 bit樣本可按寄存器配置加入控制位或補齊尾碼組成16 bit，組成一幀后按8B/10B編碼送發送端。按發送端8線傳輸模式，線速率為：

2.5G×16×10÷8÷8=6.25Gbps

2 樣系統硬件設計

本設計中，FPGA選用Xilinx公司的Kintex7系列325T芯片。為了保證在全帶寬模式下接收機也能正常工作，將ADC的高速串行輸出接入FPGA的GTX。Kintex7系列325T芯片最多含有16個GTX接口，最高可達單線12.5GBPS的傳輸速率，可以滿足設計需要。基于FPGA構建采樣系統示意圖如圖3所示。SYSREF信號用于使ADC的輸出端到FPGA的輸入端之間產生確定性的延遲[3]。SYNC信號用來啟用代碼組同步和初始lane同步（ILAS）狀態以完成JESD204B協議下的高速串行傳輸。

3 采樣系統軟件設計

FPGA通過JESD204B核完成接收任務，如圖4所示，在配置界面設置接收/發送器的通道數，SYSREF采樣沿、AXI4時鐘以及JESD204 PHY等參數。設置好之后，編程輸出合適的SYNC脈沖信號，所有的同步、確定幀頭和數據收發的工作都由IP核來完成[4]。

在FPGA和ADC同步完成之后，通過SPI方式配置AD9625。AD9625提供多種靈活的輸出測試模式，首先將0x61寄存器的[5：4]位配置為01，令10 bit JESD204B測試數據進入ADC的發送器，確認FPGA端接收數據無錯誤，保證發送鏈路層工作正常。然后將0x61的[5：4]位配置為00，補全后的16 bit JESD204B測試數據進行組幀、加擾、8B/10B編碼后通過發送端輸出。確認FPGA端接收數據無錯誤，保證應用層工作正常。最后配置0x0D，令12 bit ADC測試數據輸入ADC內核，測試ADC轉換器工作是否正常。所有測試完成之后，即可對工作信號進行采樣處理。除此之外，為了防止ADC的輸入長時間處于飽和狀態，配置快速檢測閾值，通過觀察快速檢測位調整回波輸入功率。也可以通過配置JESD204B相關寄存器，令ADC工作在下變頻模式或全帶寬模式，修改DDC量及增益、發送數據格式等。

4 結束語

本文設計了一種L波段的射頻采樣平臺，在同樣的硬件條件下，分別可以通過ADC或FPGA完成下變頻、抽取和濾波的功能。對于和AD9625類似的芯片都可以采用本文中的思路進行設計。

【參考文獻】

[1]黃杰文，李楊，禹衛東.直接射頻采樣的L 波段星載SAR 數字接收機設計[J].中國科學院研究生院學報，2010.27（4）：486-491.

[2]AD9625Datasheet.Analog Device，2014[Z].

[3]JEDEC STANDARD. JEDEC solid state technology association，2012.1[Z].

[4]JESD204 v6.1 LogiCORE IP Product Guide. Xilinx. April 1，2015[Z].

[5]陳洋，俞育新，奚俊.基于JESD204B 協議的相控陣雷達下行同步采集技術應用[J].雷達與對抗，2015.32（2）：38-48.

[責任編輯：王偉平]