基于FPGA射頻接收機(jī)前端AGC系統(tǒng)電路的設(shè)計(jì)

李　飚，劉春群，黃忠快

(百色學(xué)院 信息工程學(xué)院，廣西 百色 533000)

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基于FPGA射頻接收機(jī)前端AGC系統(tǒng)電路的設(shè)計(jì)

李飚，劉春群，黃忠快

(百色學(xué)院 信息工程學(xué)院，廣西 百色 533000)

摘要：基于FPGA設(shè)計(jì)了一射頻接收機(jī)前端AGC系統(tǒng)電路。根據(jù)AGC系統(tǒng)電路工作和控制原理，討論了系統(tǒng)設(shè)計(jì)的難點(diǎn)和設(shè)計(jì)方案，選取了ADL5330、A/D轉(zhuǎn)換器AD5760、Xilinx virtex-6、D/A轉(zhuǎn)換器DAC8760等芯片搭建設(shè)計(jì)了系統(tǒng)硬件電路。測(cè)試結(jié)果表明系統(tǒng)電路在900～990 MHz及60 dB輸入動(dòng)態(tài)范圍內(nèi)，輸出信號(hào)功率能夠保持在-16.5 dBm附近，且輸出功率可調(diào)。系統(tǒng)硬件電路具有體積輕小、高靈敏度和穩(wěn)定性。

關(guān)鍵詞：接收機(jī)；AGC系統(tǒng)；動(dòng)態(tài)范圍；信號(hào)功率

0引言

電子系統(tǒng)一般只能處理幅度變化不大的信號(hào)，信號(hào)過大會(huì)造成系統(tǒng)過載，過小又會(huì)造成有用信號(hào)的丟失，所以，在接收系統(tǒng)中一般要設(shè)置AGC系統(tǒng)電路，以使接收機(jī)的輸出信號(hào)保持平穩(wěn)，使后繼設(shè)備能正常工作[1]。對(duì)于大寬帶和高頻情況，高性能全數(shù)字的AGC系統(tǒng)設(shè)計(jì)還比較難，基于FPGA僅對(duì)AGC系統(tǒng)電路的控制環(huán)路進(jìn)行了數(shù)字化設(shè)計(jì)。

1AGC系統(tǒng)控制原理

1.1基本原理

無線通信接收機(jī)系統(tǒng)中，AGC系統(tǒng)的結(jié)構(gòu)大都采用閉環(huán)延遲式[2]，其電路原理框圖如圖1所示的形式。

圖1　閉環(huán)延遲式結(jié)構(gòu)AGC系統(tǒng)

系統(tǒng)可分為控制環(huán)路和受控放大器兩大模塊。圖2為延遲式結(jié)構(gòu)AGC系統(tǒng)的靜態(tài)調(diào)節(jié)特性示意圖。當(dāng)AGC系統(tǒng)輸入信號(hào)Vi(t)E，控制環(huán)路有輸入電壓Vo(t)-E(誤差電壓)，這時(shí)將產(chǎn)生相應(yīng)的控制信號(hào)Vgain(t)來調(diào)整受控級(jí)的增益，以保障系統(tǒng)的輸出信號(hào)VO(t)始終穩(wěn)定。當(dāng)Vi(t)>Vimax(t)時(shí)，控制環(huán)路將不起作用，Vimax(t)為AGC系統(tǒng)失去增益控制時(shí)的最大輸入信號(hào)[3]。

圖2　靜態(tài)調(diào)節(jié)示意圖

1.2穩(wěn)定度分析

在應(yīng)用中，對(duì)各種閉環(huán)AGC系統(tǒng)的系統(tǒng)函數(shù)分析，都可以用圖3所示的傳輸函數(shù)框圖結(jié)構(gòu)來進(jìn)行理論分析[4]。圖中KVGA為可變?cè)鲆娣糯笃鞯脑鲆妫菃挝豢刂齐妷鹤兓鸬脑鲆孀兓担籏DET為檢波器的檢波增益，是單位輸入功率變化所引起的增益變化值[5]。

圖3　簡(jiǎn)化閉環(huán)AGC系統(tǒng)的傳遞函數(shù)框圖

在輸入端加入幅度為A的階躍信號(hào)，即ε(t)=A，進(jìn)行拉普拉斯變換，得ε(s)=A/s。設(shè)誤差信號(hào)為E(s)，則

(1)

根據(jù)終值定理，可求系統(tǒng)環(huán)路穩(wěn)態(tài)誤差ess信號(hào)[6]：

(2)

可見，環(huán)路穩(wěn)態(tài)誤差與KVGA和KDET有關(guān)，設(shè)計(jì)中要獲得較小的環(huán)路穩(wěn)態(tài)誤差，KVGA和KDET應(yīng)盡量取較大值。

2系統(tǒng)電路的設(shè)計(jì)

2.1性能要求

頻率范圍900～990 MHz；輸入信號(hào)功率動(dòng)態(tài)范圍：-50 dBm～10 dBm；輸出信號(hào)功率平坦度：≤±3 dB。

2.2存在的難點(diǎn)

2.2.1難點(diǎn)

存在的難點(diǎn)主要有：① 電路匹配問題：要在900～990 MHz的寬頻帶內(nèi)實(shí)現(xiàn)60 dB動(dòng)態(tài)范圍，增益平坦度≤±3 dB，這有一定難度，因此，電路設(shè)計(jì)必須兼顧噪聲和功率增益兩方面來設(shè)計(jì)好阻抗匹配；② 信號(hào)耦合：A/D轉(zhuǎn)化器要從AGC系統(tǒng)輸出端對(duì)輸出信號(hào)進(jìn)行定向耦合取樣必須采取寬帶定向耦合，而市面上的定向耦合器一般都是SMA接頭，體積相對(duì)較大，不利于系統(tǒng)小型化的設(shè)計(jì)要求，③ 壓控可變?cè)鲆娣糯笃鞯倪x取：首先，要求性能高，要能達(dá)到課題指標(biāo)要求，并留有一定的余量。其次，要保證信號(hào)通過AGC系統(tǒng)后不失真，就要求在整個(gè)寬頻帶內(nèi)要有相同的線性特性；④ 電磁兼容問題：由于工作頻段為微波頻段，信號(hào)在傳輸過程中以及電磁敏感器件比較容易受到電磁干擾，因此要考慮采取措施來防止和降低電磁干擾；⑤ 從系統(tǒng)穩(wěn)態(tài)誤差方面考慮：由式(2)的討論可知，系統(tǒng)穩(wěn)態(tài)誤差與壓控可變?cè)鲆娣糯笃鞯腒VGA值有關(guān)。這要求壓控可變?cè)鲆娣糯笃骷尚酒邆浔M可能大的KVGA參數(shù)。

2.2.2難點(diǎn)解決

匹配問題方面，本設(shè)計(jì)采用純電阻阻抗匹配網(wǎng)絡(luò)和傳輸線變壓器匹配器來實(shí)現(xiàn)傳輸匹配[7]；電磁兼容問題方面，采用低相對(duì)介電常數(shù)和低介質(zhì)損失因素的高頻4層PCB基板[8]，同時(shí)PCB設(shè)計(jì)從接地、布局布線、去耦合和旁路、寄生天線等幾方面來改善、消除電磁干擾[9,10]；信號(hào)耦合問題方面，一般耦合器很難在大帶寬情況下保持耦合度、隔離度、和方向性的特性一致，而且市面上的定向耦合器一般都是SMA接頭，體積相對(duì)較大，不利于系統(tǒng)小型化的設(shè)計(jì)要求。因此，本設(shè)計(jì)采用二功分器來代替定向耦合器。選取的功分器為0603貼片封裝，能夠在大于1 GHz頻率范圍內(nèi)保持高度特性一致，而且封裝可以做得非常小[11]；壓控可變?cè)鲆娣糯笃鞯倪x取方面，主要從具有寬工作頻率范圍、高線性度、寬的增益變化范圍、以dB為單位實(shí)現(xiàn)線性增益控制功能、信號(hào)輸入方式和體積等角度進(jìn)行綜合選取。

2.3電路設(shè)計(jì)

根據(jù)設(shè)計(jì)要求，設(shè)計(jì)原理框圖如圖4所示。

圖4　設(shè)計(jì)原理框圖

綜合考慮設(shè)計(jì)指標(biāo)要求和實(shí)現(xiàn)難點(diǎn)的分析，壓控可變?cè)鲆娣糯笃鬟x用ADI公司的ADL5330。ADL5330是在寬頻帶、大動(dòng)態(tài)范圍內(nèi)實(shí)現(xiàn)壓控增益dB單位線性變化的高性能可變?cè)鲆娣糯笃鳎瑔挝豢刂齐妷鹤兓鸬脑鲆孀兓禐?0mV/dB[12]，可滿足式(2)獲得較小的環(huán)路穩(wěn)態(tài)誤差ess。A/D轉(zhuǎn)換器采用ADI公司的16位單端輸出AD5760芯片。FPGA芯片采用Xilinx virtex-6系列芯片。D/A轉(zhuǎn)換器采用TI公司的16位單端輸出DAC8760芯片。

2.4系統(tǒng)電路的優(yōu)點(diǎn)

優(yōu)點(diǎn)有：① 體積輕小：除了電源轉(zhuǎn)換部分和輸入輸出接口外，其他元器件全部采用貼片封裝元器件；信號(hào)耦合采用0603貼片功分器替代；② 高靈敏度和穩(wěn)定性：大帶寬、大動(dòng)態(tài)范圍和較好的平坦度都有利于提高系統(tǒng)靈敏度和穩(wěn)定性。

3系統(tǒng)硬件電路的測(cè)試

測(cè)試方法：由信號(hào)發(fā)生器Agilent N5183A將信號(hào)輸入AGC系統(tǒng)電路，然后用Rohde&schwarz fsu43頻譜儀觀測(cè)輸出信號(hào)頻譜和功率。輸入信號(hào)為900 MHz，功率為-30 dBm時(shí)，用頻譜儀測(cè)得輸出信號(hào)功率為-17.17 dBm，如圖5所示。其他頻點(diǎn)的測(cè)試結(jié)果如表1所示。

圖5　輸入為900 MHz和-30 dBm時(shí)的輸出信號(hào)功率

輸入功率/dBm輸出功率/dBm頻率900MHz頻率945MHz頻率990MHz10-15.86-16.00-15.870-15.48-15.69-15.35-10-15.31-15.58-15.36-20-15.66-15.78-15.41-30-17.17-16.57-17.08-40-17.04-16.99-17.35-50-17.21-17.37-17.54

由測(cè)試結(jié)果可見，AGC系統(tǒng)在900～990 MHz頻段和60 dB輸入動(dòng)態(tài)范圍內(nèi)輸出功率平坦度≤±1.5 dB；輸出信號(hào)功率可通過調(diào)節(jié)VEST值來改變，可調(diào)范圍≥10 dB；控制信號(hào)能夠較好地對(duì)輸入信號(hào)進(jìn)行跟蹤，從而使輸出保持穩(wěn)定。

4結(jié)束語

本AGC系統(tǒng)電路在900～990 MHz及60 dB輸入動(dòng)態(tài)范圍內(nèi)，輸出信號(hào)功率能夠保持在-16.5 dBm附近。測(cè)試結(jié)果表明，系統(tǒng)電路設(shè)計(jì)符合設(shè)計(jì)指標(biāo)要求。但抗噪聲性能在設(shè)計(jì)時(shí)沒能夠加以考慮，故也沒有進(jìn)行測(cè)試。因?yàn)樵肼曄禂?shù)主要是由第一級(jí)電路決定，故可考慮在AGC系統(tǒng)輸入端串接入一低噪聲放大器來改善系統(tǒng)噪聲性能。在90 MHz帶寬范圍內(nèi)的輸出信號(hào)平坦度還不夠理想，特別是在低輸入信號(hào)功率點(diǎn)和高頻點(diǎn)處平坦度會(huì)明顯變差，故可以考慮用阻抗匹配和提高電磁兼容性來進(jìn)一步改善。

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Design of RF Receiver AGC System Circuit Based on FPGA

LI Biao,LIU Chun-qun,HUANG Zhong-kuai

(School of Information Engineering ,Baise University,Baise Guangxi 533000,China)

Abstract：The purpose of this paper is to design an RF receiver AGC system circuit based on FPGA.According to the operating principle and control theory of AGC system,combining with the requirements of design specifications,using ADL5330,AD5760,Xilinx virtex-6,DAC8760 ICs,the hardware circuit had been designed.The test results are listed below:with 90 MHz bandwidth and 60 dB dynamic range of input signal power,the output signal power has flatness lower than ±1.5dB and adjustable output signal power.

Key words：receiver；AGC system；dynamic range；signal power

中圖分類號(hào)：TN925+.1

文獻(xiàn)標(biāo)志碼：A

文章編號(hào)：1003-3114(2016)03-82-3

作者簡(jiǎn)介：李飚(1978—)，男，講師，主要研究方向：寬帶無線通信收發(fā)系統(tǒng)。劉春群(1985—)，女，講師，主要研究方向：工業(yè)控制及圖像處理。

基金項(xiàng)目：百色學(xué)院科研基金項(xiàng)目(2013KB08)

收稿日期：2016-01-04

doi:10.3969/j.issn.1003-3114.2016.03.22

引用格式：李飚，劉春群，黃忠快.基于FPGA射頻接收機(jī)前端AGC系統(tǒng)電路的設(shè)計(jì)[J].無線電通信技術(shù),2016,42(3):82-84.