高速連接器背鉆與疊層設計研究

陳婧

摘要：在高速連接器的應用中，為避免過孔尾樁帶來的信號完整性問題而采用背鉆的設計非常常見，但連接器的引腳長度往往限制了背鉆的深度。如何在設計中既能保證信號完整性，又能合理地利用疊層降低成本，是實際設計中需要考慮的重要問題。文章以實際疊層為例予以研究，借助仿真工具HFSS給出了可量化的設計規則。

關鍵詞：高速連接器；尾樁；背鉆；疊層；信號完整性 文獻標識碼：A

中圖分類號：TM503 文章編號：1009-2374（2016）20-0012-03 DOI：10.13535/j.cnki.11-4406/n.2016.20.006

目前，在高速連接器的PCB的研究與設計中，為避免過孔尾樁帶來的信號完整性問題而采用背鉆的設計非常常見，但連接器的引腳長度往往限制了背鉆的深度，為了保證連接器的引腳能正常連接，過孔的長度至少要滿足最小保留深度的要求，它會直接影響到信號層設計和實際的尾樁長度。如何在設計中保證信號完整性的基礎上又能合理地利用疊層降低成本，是實際設計中需要考慮的重要問題。本文針對這一問題，以一個實際疊層為例予以研究，借助仿真工具HFSS給出了可量化的設計規則，這種研究具有理論意義和實際價值。

1 研究背景介紹

隨著高帶寬、大容量客戶需求的日益激增，串行接口的速率也在不斷上升，發展到現在已經達到了10Gbps、25Gbps甚至更高的速率。在機架式產品應用中，高速連接器是跨板級的信號連接所必不可少的中介物質，它的好處是給產品形式帶來了更多樣化的選擇，也可以設計出更加復雜的產品架構。但由于在整個通道中引入了連接器這個阻抗不連續的環節，隨之而來的信號完整性問題也就成了PCB設計者們在設計之初需要關注的一個重要部分。

2 連接器對信號完整性的影響

隨著數字系統處理速度的越來越快，連接器的PCB設計也開始變得越來越困難。從信號完整性的角度考慮，如何減小高速連接器對串行信號的影響，是PCB設計的一個關鍵點。常見的高速連接器為壓接引腳，在安裝后引腳處的剖面示意圖如圖1所示：

對于這樣一個壓接孔來說，同樣會存在普通過孔所遇到的問題，那就是過孔本身所帶來的寄生電容和寄生電感。過孔的寄生電容會減緩信號的邊沿變化率，減慢傳播速度，而過孔的寄生電感則會給系統疊加上串聯電感，從而降低電源旁路電容的有效性。寄生電容和寄生電感可以用下式計算：

高速連接器壓接孔的孔徑受限于連接器的器件本身，所以在孔徑和焊盤尺寸上沒有太多的可設計之處。最為常規的連接器過孔的PCB設計，除了增加過孔的反焊盤設計以外，最重要的就是對過孔做背鉆設計。圖1中的SIG為高速串行接口的走線層。可以看出，高速連接器的引腳過孔在SIG層以下的無用部分就會形成尾樁效應，這部分過孔尾樁會對信號的損耗產生影響。所以在通常的設計中，我們會在制板過程中對這類過孔做背鉆，以最大程度上減小尾樁對高速信號帶來的影響。

從信號完整性角度考慮，高速連接器通常都設計為壓接腳，為了保證壓接引腳跟PCB的通孔可以有一個良好的接觸，通常連接器廠家都會提供一個最小保留深度的要求，即圖2中的尺寸h。

常用的高速連接器，最小保留深度的尺寸要求基本都是在1.0～1.1mm之間。大多數情況下，高速串行接口在安排走線層面時，會盡量優選靠下的信號層面：一則可以保證最小保留深度達到要求；二則可以盡量減小這個壓接孔的尾樁長度。但是，在高密度和高帶寬的產品發展趨勢下，勢必會出現高速串行接口需要占用多個信號層的情況。如果在疊層設計中，一味地追求這些信號層安排在靠下的層面，也就意味著要浪費掉很多靠上的信號層，這對于多層板的疊層設計來說，是非常不利于成本核算的，并且過多的層面也會增加印制板的制作難度。而若將高速接口安排在靠上的層面，則會出現連接器的最小保留深度與過孔尾樁長度二者無法同時滿足的問題，如果滿足了尾樁長度，則最小保留深度無法滿足，實際的信號會出現斷路的風險；如果滿足了最小保留深度，該壓接孔的尾樁就無法設計到最小，對信號質量又會產生影響。

所以在實際的產品開發中，我們就需要借助仿真工具明確具體的層面設計規則，從而達到信號質量與成本的雙贏。

3 仿真分析

以一個18層3mm的PCB為例，疊層如圖3，其中L3、L5、L7、L12、L14和L16為內層信號層：

從圖3的疊層可以推測出，若高速接口走線安排在L3、L5和L7，則都有可能會落在高速連接器的最小保留深度1.0mm范圍內。按照壓接孔最小保留深度1.0mm計算，這三個走線層所對應的實際尾樁長度將會達到7.41mil、19.95mil和29.97mil。為了建模方便，將這三個尾樁長度取整，分別按照10mil、20mil和30mil來建模，利用HFSS軟件搭建的3D模型如圖4，圖中差分過孔的孔徑為0.36mm，焊盤大小為0.66mm，過孔中心距為1.2mm，差分過孔的反焊盤設計為55×110mil的矩形。

對應三種尾樁長度建了三種3D模型，三種模型的尾樁長度分別為10mil、20mil和30mil，分別對應三種模型仿真對比了它們的阻抗曲線以及插損和回損曲線。

三種模型仿真得到的TDR阻抗曲線如圖5、圖6、圖7所示，這三張圖片可以很直觀地看出在差分過孔位置的差分阻抗有很大的波動：

從圖7的阻抗曲線看，尾樁長度為30mil時，差分阻抗因過孔尾樁引起的阻抗不匹配最為明顯，而20mil與10mil的尾樁長度差異就極小了，尾樁越長阻抗不匹配引起的反射越明顯，這也與前面的理論分析比較吻合。但是總的來看，差分阻抗單純因尾樁長短而引起的差異相比還是比較小的，尾樁帶來的阻抗偏差在±1Ω之間，屬于可以接受的范圍。

三種模型的插損和回損曲線圖如圖8、圖9、圖10所示：

從三幅曲線圖看，10mil尾樁長度下的仿真結果最好，30mil尾樁最差。但是在20HzG以內，三者的插損和回損差異都不算太大，并且插損值都比較接近0dB。因此通過以上仿真分析，可以針對該例疊層得出如下結論：（1）在20GHz以內，雖然尾樁控制在10mil對信號完整性最優，但單從連接器過孔的尾樁上看，尾樁長度加大到30mil對信號的影響還是屬于可以接受的范圍，也就是說可以將高速接口安排在L3、L5、L7層走線；（2）20GHz以上的應用場合，尾樁長度30mil就不可接受了。即高速接口不宜設計在L3層，是否可以設計在L5層還需要看具體的接口速率，L7層由于尾樁長度可以滿足要求，因此是可以設計高速走線的。

以上結論的前提是過孔設計和反焊盤設計與仿真模型一致，若實際設計中連接器的封裝尺寸和具體的疊層有所變化，則還需要借助HFSS進行模型修改和確認，仿真方式與該例類似。

4 結語

對于高速連接器的背鉆設計，本文通過這個仿真實例說明了通過仿真對比可以得出一個明確可量化的設計規則。在實際的PCB設計中，不同的信號速率對應的尾樁長度容許值是不同的。借助仿真工具可以在疊層設計之初和信號層面安排時就預先考慮到背鉆與連接器最小保留深度的設計問題，在容許范圍內盡可能多地節省信號層面，才是成本與信號質量權衡的最佳結果。

參考文獻

[1] Howard Johnson.High-Speed Digital Design[M].北京：電子工業出版社，2004.

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