基于FPGA的交通燈電路設計

高 銳

長春職業技術學院， 吉林長春 130033

FPGA現場可編程門陣列，是作為專用集成電路領域中的一種半定制電路出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。用戶可以根據不同的配置模式，采用不同的編程方式來設計其內部功能。同一片FPGA，不同的編程數據，可以產生不同的電路功能。因此，FPGA非常靈活，其器件及開發系統是開發大規模數字集成電路的新技術。用于開發可編程邏輯器件FPGA的工具，較流行的是Alter公司推出的QuartusII軟件，它提供完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性。QuartusII軟件在設計流程的不同階段使用不同的用戶界面、EDA工具和相應的菜單命令，主要能夠實現項目工程的設計輸入、分析綜合、布局布線、時序分析、設計仿真、編程及配置、系統設計、軟件開發和工程變更管理的主要功能。本文所設計的交通燈電路，就是使用QuartusII軟件開發平臺設計的基于FPGA器件的電路功能。

1 設計要求

設計一個基于FPGA的交通燈控制器電路，用來控制丁字路口的交通燈。具體指標要求是，交通燈由兩組構成，一組控制主路而別一組控制支路。當主路綠燈亮時，支路紅燈亮；主路紅燈亮時，支路綠燈亮；主路每次放行35秒，支路每次放行25秒；每次由綠燈變為紅燈的過程中，黃燈作為過渡，黃燈亮時間為5s；能實現正常的倒數計時顯示功能；實現總體清零功能。由LED顯示燈表示交通狀態，并以七段數碼顯示器顯示當前狀態剩余秒數。要求使用QuartusII軟件創建項目工程jtd，對項目工程進行編譯及修改，選擇Cyclone II系列的EP2C8Q208C8器件并進行引腳分配、項目編譯、仿真、生成目標文件，進行器件的編程和配置，使用EDA實驗箱驗證交通燈電路的功能。

2 設計過程

使用QuartusII軟件創建項目工程jtd，使用VHDL語言的有限狀態機的文本輸入方法設計交通控制器功能；創建jtd.vhd文件，其中包括七個進程，分別是1KHz分頻、1Hz分頻、交通狀態轉換、禁止通行信號、數碼管動態掃描計數、數碼管動態掃描和七段譯碼；進行項目工程的分配器件、分析與綜合、布局布線、仿真等操作，保證交通燈控制器功能的正確性。

2.1 在QuartusII軟件中創建項目工程jtd

啟動QuartusII軟件，建立一個新工程jtd，在此工程下選擇菜單“File”→“New”，在彈出的對話框中選擇“VHDL File”選項，即可進行VHDL語言程序設計。在此文件中指定目標器件是Cyclone II系列的EP2C8Q208C8。

2.2 設計jtd.vhd文件功能

使用VHDL語言的有限狀態機設計交通控制器功能。狀態機是一種時序邏輯電路，是一組觸發器的輸出狀態隨著時鐘和輸入信號按照一定的規律變化的一種機制和過程。狀態機的基本操作有兩種：第一是狀態機的內部狀態轉換，經過一系列狀態，狀態由狀態譯碼器根據當前狀態和輸入信號決定；第二是產生輸出信號，由輸出譯碼器根據當前狀態和輸入信號決定。有限狀態機的每一個狀態對應控制步驟相關的轉換條件，按照這種對應關系能夠描述時序電路之間的狀態轉換和狀態轉換條件。有限狀態機的VHDL描述用VHDL語言可能設計不同實用功能的有限狀態機，它們都有相對固定的語句和程序表達式，選定有限狀態機的類型后，就可以開始設計了。有限狀態的VHDL描述通常包括，根據系統功能建立有限狀態機的狀態轉換表或狀態轉換圖；有限狀態機說明部分，包括根據狀態轉換圖、建立有限狀態機的進程并在其中定義狀態轉換。根據表1中所示的交通控制電路的狀態轉換表設計VHDL語言程序。

表1 交通控制電路的狀態轉換表

2.3 檢查當前項目工程

選擇菜單“Processing” →“Start” →“Start Analysis & Elaboration”，先檢查當前電路中錯誤并修改。

2.4 保存文件

保存好VHDL程序，并生成jtd.bsf電路符號文件。

2.5 分配器件引腳

選擇菜單“Assignments”→“Device”，單擊“目標器件與引腳選項設置”對話框中Device and Pin Options按鈕，并在彈出的對話框中選擇Unused Pins選項卡中的Reserve all unused pins選項中的As inputs tri-stated，將當前目標器件中所有未使用的引腳設置成三態。

2.6 設置時序約束參數

選擇菜單“Assignments”→“Settings”，在彈出的“參數設置”對話框中的Category選項列表中，選擇Timing Analysis Settings選項中的Classic Timing Analyzer Settings，使用系統默認值。

2.7 設置分析綜合參數、布局布線參數

選擇菜單“Assignments” →“Settings”，單擊Category選項列表中的Analysis & Synthesis Settings選項，在這里使用系統默認值。單擊Category選項列表中的Fitter Settings選項，在這里使用系統默認值。

2.8 編譯項目工程

選擇菜單“Processing”→“Start Compilation”，執行項目工程編譯操作，。如果有紅色錯誤信息提示，需要回到設計文件進行修改，保存后再重新執行編譯操作，直到最后無誤為止。

3 功能仿真

選擇菜單“Assignments”→“Settings”，將Simulator Settings選項中的simulation mode設置為Timing，即進行時序仿真操作。在當前項目工程文件中新建矢量波形文件jtd.vwf，添加引腳信號和節點，并編輯輸入引腳的波形，仿真結束時間設置為6.0μs，選擇菜單“Processing”→“Start Simulation”，開始執行仿真操作。

[1]張宏亮.基于數字頻率計的FPGA開發應用研究.碩士學位論文，2009.

[2]王道憲.CPLD/FPGA 課程邏輯器件應用與開發[M].北京：國防工業出版社，2004.