基于DSP Builder三相鎖相環的設計

羅文清 勞雪婷 呂玉波 劉暢

摘 要：傳統三相鎖相環的設計方法占用資源多，開發效率低下，針對這一特點，該文在DSP Builder環境下實現了三相鎖相環的設計。在Simulink環境下進行建模仿真后，利用Signal Compiler模塊將MDL文件直接轉化為可綜合的硬件描述語言，整個過程無須人工編程。最后，將HDL代碼下載到FPGA芯片上進行實物驗證。結果表明，此三相鎖相環可以快速實現精確鎖相，驗證了該設計方法的可行性和有效性。

關鍵詞：DSP Builder 三相鎖相環 現場可編程門陣列 硬件描述語言

中圖分類號：TM76 文獻標識碼：A 文章編號：1672-3791（2016）03（a）-0019-02

在直流輸電、無功補償等場合中，均要求準確獲取電網電壓相位信息。目前，工程上多以數字信號處理器為核心，實現離散域的三相鎖相環（PLL）算法，雖然具有編程靈活的優點[1]，但是算法中的三角運算、乘法運算占用了大量CPU資源[2]。而現場可編程門陣列（FPGA）以硬件電路形式并行運行，不存在占用CPU資源的問題，更適合于工程現場。文獻[3]以FPGA器件為核心實現了快速鎖相，但是其基于底層Verilog HDL硬件描述語言的開發手段，存在開發效率低、優化困難等缺點。

針對上述問題，該文采用一種全新的設計方案，實現三相鎖相環的快速建模與功能實現。在分析鎖相環基本工作原理之后，對所建立的PLL模型進行了傳輸門級仿真。仿真結果驗證了該方案的可行性和有效性。

1 三相鎖相環的工作原理

基于同步旋轉坐標變換的三相鎖相環主要由dq變換矩陣（鑒相器）、PI反饋控制系統以及積分器組成，如圖1所示。歸一化后的鑒相器輸出為：，其中為PLL相位，為電網實際相位。假設鎖相環鎖定電網相位時，鎖相環輸出相位與實際電網相位幾乎相等，鑒相器輸出經過反相器后得到誤差信號，經過PI控制器得到電網角頻率，經過積分環節得到電網相位。系統經過PI環節、積分環節、同步旋轉坐標變換構成一個反饋，當時，實現精確鎖相。

2 DSP Builder下的PLL建模

DSP Builder是Altera公司推出的內嵌于MATLAB/Simulink之中的系統級設計工具，采用圖形界面進行建模、設計和仿真。通過調用Blockset庫下的Signal Compiler模塊，可以將Simulink的設計文件（.mdl）直接轉換成硬件描述語言，避免了人工大量編寫、優化代碼的工作。

DSP Builder建模時需要采用Altera提供的Blockset庫，該庫中的模塊不能與標準的Simulink直接相連。因此需要定義DSP Builder的邊界，由input模塊與output模塊確定，分別代表邊界的開始與結束。根據三相鎖相環的工作原理，該文在DSP Builder環境下建立了如圖2所示的PLL模型。該模型主要由CalUd模塊、PI模塊、積分模塊組成。此外，在頂層模型中需要加入Signal Compiler模塊，可選加入TestBench模塊用于功能仿真。模型中PI控制器的積分環節由Integrator模塊實現，PI控制器的比例環節由Multiplier模塊實現。

3 HDL代碼生成與驗證

在DSP Builder環境中完成系統級驗證后，需要將PLL模型轉換成可以綜合的HDL代碼。轉換步驟如下：打開模型中的Signal Compiler模塊，設置Family參數為Cyclone I，Device參數為AUTO，點擊Compile按鈕，DSP Builder自動調用QuartusII軟件進行綜合并生成網表文件。QuartusII綜合無誤后，選擇Export標簽，選擇保存目錄即可自動生成VHDL代碼。此外，mdl仿真模型的仿真屬于系統級仿真不同于HDL代碼的功能仿真，因此需要對HDL代碼進行功能仿真。調用模型中的TestBench模塊，打鉤ModelSim GUI復選框，運行后會自動生成HDL輸入激勵文件，并調用ModelSim仿真軟件對HDL代碼進行功能仿真，整個過程無須人工干預，也無須編寫復雜的激勵文件，從而實現HDL代碼的快速驗證。圖3為三相鎖相環的實際跟蹤效果圖。可以看出，鎖相環在2～3個周波內實現了精確鎖相，性能優良。

4 結語

該文分析了三相鎖相環的工作原理，在DSP Builder環境下搭建了三相鎖相環的系統模型。并且利用TestBench工具對生成的HDL代碼進行了快速驗證與仿真。最后將HDL代碼下載到FPGA芯片上進行驗證。結果表明，基于DSP Builder的三相鎖相環設計方法可以快速實現模型搭建與算法設計，縮短了設計周期，提高了設計的靈活性，為FPGA快速開發提供了一種新方法。

參考文獻

[1] 楊華.基于DSP28335的軟件鎖相環及其在PWM整流器中的應用[J].船電技術，2013（11）：19-23.

[2] Se-Kyo Chung.A phase tracking system for three phase utility interface inverters [J].IEEE Transactions on Power Electronics，2000，15（3）：431-438.

[3] 劉超，莊圣賢，劉思佳，等.基于FPGA的三相電網故障環境下鎖相技術分析[J].電子科技，2014（9）：148-152.