應用于低壓鎖相環的高性能可編程電荷泵

梁 亮,朱樟明,楊銀堂

(西安電子科技大學微電子學院,陜西西安 710071)

?

應用于低壓鎖相環的高性能可編程電荷泵

梁 亮,朱樟明,楊銀堂

(西安電子科技大學微電子學院,陜西西安 710071)

摘要:提出了一種應用于低壓鎖相環的輸出電流可編程電荷泵.該電荷泵由兩個子電荷泵電路組成.每個子電荷泵都采用了反饋控制和復制偏置技術來保證輸出的充/放電電流有接近理想的匹配性.利用電流求和結構,兩子電荷泵在寬輸出電壓范圍內輸出電流的變化被相互補償,從而得到相對恒定的總電流.該電荷泵可以編程輸出從50μA到1.55 m A變化的電流,并以50μA為最小步進.在0.1 V到1.05 V的寬輸出電壓范圍內,基于0.13μm CMOS工藝的后仿真結果顯示輸出電流的失配率和變化率被分別限制在0.15% 和5%以內.精確的匹配特性極大地減小了鎖相環的靜態相位誤差和參考雜散,同時恒定的輸出電流有利于穩定鎖相環的動態特性,所以該電荷泵能滿足低壓寬帶鎖相環的應用要求.

關鍵詞:電荷泵;輸出電流匹配;輸出電流可編程;鎖相環

1 電荷泵及其非理想因素

鎖相環(Phase-Locked Loop,PLL)是廣泛應用于通信和數字系統的基礎模塊[1-5].電荷泵鎖相環因具有寬的頻率捕獲范圍和理想情況下無靜態相位誤差的優點已成為當前應用的主流.鑒頻鑒相器(Phase Frequency Detector,PFD)和電荷泵作為其中的關鍵部分負責將參考時鐘和反饋時鐘間的相位差轉化為壓控振蕩器(Voltage Controled Oscillator,VCO)的控制電壓,如圖1(a)所示.在理想情況下,電荷泵的充電電流源Ich和放電電流源Idis能始終輸出匹配的電流IUP和IDN,所以輸出電壓VCPOUT在環路鎖定時保持不變,且PFD的兩個輸入信號ref和fbclk之間沒有相位差.但是實際電荷泵存在許多非理想因素會破壞上述特性.首先要考慮的是輸出電流失配.如圖1(c)所示,在PFD重置延時ton內,失配電流IUP和IDN會引起VCPOUT的波動,并引起ref和fbclk之間的靜態相位誤差Δ?和參考雜散[6-8].而在小數分頻頻率綜合器應用中,電流失配產生的非線性會將ΔΣ調制器整形到高頻處的量化噪聲混疊回到低頻帶內,急劇惡化相位噪聲[1-2].另一個重要的非理想因素是電荷泵輸出電流IUP和IDN會隨VCPOUT的變化而改變[5,8].這將導致鎖相環的環路帶寬和動態性能發生漂移,甚至引發穩定性問題.第3個問題是電荷泵的噪聲[9],它直接影響鎖相環的相位噪聲.此外,充/放電通路上的開關管在轉換時產生的電流毛刺和控制信號UP/DN間的不同步也會使電荷泵的工作偏離理想狀態[7,10-11].

圖1 鑒頻鑒相器和電荷泵的原理圖以及在輸出電流匹配和失配時輸入、輸出信號的時序圖

2 文中提出的可編程電荷泵

文中提出的輸出電流可編程電荷泵如圖2所示,可編程特性不僅拓寬了它的適用范圍,還為鎖相環提供了同時優化相位噪聲和動態性能的途徑[9].總電路由兩個子電荷泵A/B、偏置(BIAS)以及兩組異或門構成的充/放電開關同步驅動器(DRIVER)組成.其中子電荷泵A/B的輸出電流隨VCPOUT的變化趨勢是相反的,所以通過合理的設計,就使兩者的輸出電流之和在寬的VCPOUT范圍內保持穩定.同時,每個子電荷泵各自包含5個開關電流源支路A0至A4(B0至B4)和一個帶運算放大器的偏置電流匹配支路AMAT(BMAT),利用反饋控制和復制偏置技術,各子電荷泵有匹配的充/放電電流.所有電流源支路的開關被設計在電流源管的源極來抑制電流毛刺對電荷泵輸出端的影響[7].

在子電荷泵A中,支路A0是單位支路,其他支路是它二進制加權復制的結果.如果A0中充電開關SPA0和電流源PA0的尺寸分別為(WL)SP A0和(WL)PA 0并輸出大小為IUP A的充電電流,放電開關SNA0和電流源NA0的尺寸分別為(WL)SN A0和(WL)N A0并輸出放電電流IDN A,那么支路Ai中晶體管的尺寸和輸出電流為

在理想匹配時,匹配支路AM AT中的偏置電流和支路A0中的輸出電流大小相同,即IA ref=IUP A=IDN A,且兩者對應位置的晶體管尺寸相同.子電荷泵B的結構與A類似.支路B0是其中的單位支路,支路BMAT的偏置電流IBref和相應晶體管尺寸與支路B0中的完全相同,支路Bi的晶體管尺寸和輸出電流則為

因為控制支路Ai/Bi輸出電流的開關管僅在信號EN[i]為高時才會同時導通,所以總電荷泵的編程輸出電流IUP和IDN可以表示為

圖2 文中設計的可編程電荷泵電路圖

2.1 輸出電流匹配

式(5)和式(6)說明只要每個子電荷泵的輸出電流匹配,即IUP A=IDN A和IUP B=IDN B,那么通過合理的電路、版圖設計就能使總電荷泵的任意編程輸出電流匹配.為了抑制晶體管溝道長度調制效應導致的失配[11],在支路AM AT和BMAT中分別使用放大器OTA1和OTA2來構成負反饋環路,以使VAD和VBD點的電壓在要求的輸出范圍內始終等于VCPOUT.假設兩個放大器都是理想的,那么子電荷泵A中所有支路的放電通路電流源管NA0-4的偏置情況始終與NM4相同,因此NM4管和NA0管中電流相同,即IA ref=IDN A.而所有充電通路的電流源管PA0-4和PM1管的柵極電壓VPA都受放大器OTA1輸出的控制,因此通過調整VPA總能得到IUP A= IA ref.這樣就得到都等于IA ref的IUP A和IDN A,使子電荷泵A的輸出電流匹配.同理,子電荷泵B的輸出電流也能匹配,即IUP B=IDN B=IB ref.此時放大器OTA2的輸出控制的是各支路Bi放電通路上的N溝道金屬氧化物半導體(N-channel Metal Oxide Semiconductor,NMOS)電流源管的柵極電壓VNB.綜上所述,只要支路AM AT/BMAT中的放大器OTA1/OTA2有足夠高的增益,子電荷泵A/B及其求和得到的總電荷泵的輸出電流就能匹配,式(5)和式(6)也就能寫為以下表達式:

2.2 寬輸出電壓范圍內相對恒定的輸出電流

雖然運用負反饋控制和復制偏置技術能很好地解決失配的問題,但是在寬的VCPOUT范圍內單個子電荷泵的輸出電流會有很大變化.在圖2中,當VCPOUT上升時NM4和PM2管的漏極電壓VAD和VBD也會上升,在晶體管溝道長度調制效應作用下IA ref增大而IB ref減小.式(7)說明,若IA ref和IB ref相反的變化趨勢能在求和過程中相互補償,就能得到對VCPOUT變化不敏感的IUP和IDN.以下是由ΔVCPOUT引起的IA ref和IB ref的變化量:的情況下,采用溝長較大的電流源管使λn和λp為較小且近似的值.同時在VCPOUT=VDD2附近,利用復制偏置使IA ref和IB ref都等于同一參考電流Iref.因此,式(8)和式(9)的求和結果為Iref(λn-λp)ΔVCPOUT,若有λn≈λp,則ΔVCPOUT對輸出電流的作用就能被極大地抑制,從而使IUP和IDN在寬VCPOUT范圍內穩定.

2.3 運算放大器

運算放大器OTA1和OTA2的作用至關重要,它們決定著整個電荷泵的靜態和動態性能.考慮到兩者的輸入共模電平需要從接近地電位變化到接近電源電位,因此,需要軌到軌的輸入級.為了獲得足夠大的增益且易于環路的穩定性設計,采用了如圖3所示折疊共源共柵放大器結構.其中圖3(a)是兩者相同的輸入級,圖3(b)和圖3(c)則分別是OTA1和OTA2的主增益級.輸入級和主增益級在對應節點(A至D)相連.

其中,λn和λp分別是NM4管和PM2管的溝道長度調制因子,Vov n和Vov p則是它們的過驅動電壓.所以仔細地設計晶體管尺寸和過驅動電壓就能使ΔIA ref和ΔIB ref抵消的很好.但在實際電路中,完全消除輸出電流的變化幾乎不可能.為了減少電路和版圖設計的復雜性,采用以下的簡單方法.首先在兼顧電荷泵動態響應速度

圖3 具有軌到軌輸入級的運算放大器OTA1和OTA2

圖3(a)描述的輸入級在軌到軌的輸入范圍內能提供相對恒定的跨導.其中P溝道金屬氧化物半導體(P-channel Metal Oxide Semiconductor,PMOS)差分對PM1/2和NMOS差分對NM1/2工作在深度相近的亞閾值區.通過復制電路檢測和電流鏡像技術,這兩個差分對中的偏置電流Ib p和Ib n被分別復制到NB7和NB8管的漏極電流.在電流求和節點Sum處,由基爾霍夫電流定律可知總有Ibias=Ib p+Ib n成立.又因為工作在深亞閾值區的晶體管的跨導和偏置電流間存在穩定的正比關系,所以該輸入級就能在軌到軌范圍內產生恒定的跨導.雖然OTA1和OTA2的輸入級相同,兩者的主增益級略有不同,如圖3(b)和圖3(c)所示.這樣的設計能有效減小兩放大器輸入端的直流失調誤差.此外,連接在OTA1/OTA2輸出端的電阻R2/R3和電容C2/C3能在反饋環路中引入左半平面零點,有利于環路的穩定性和帶寬保持.同時,連接在兩子電荷泵輸出支路和匹配支路間的電容(C1/C4)和電阻(R1/R4)構成的低通濾波器也能有效地抑制充/放電開關轉換時VP B和VN A上的電壓波動對放大器所在環路的影響.

3 設計結果與討論

該電荷泵采用0.13μm互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor transistor,CMOS)工藝進行設計,并應用于一款輸出頻率覆蓋4～6 GHz范圍的寬帶鎖相環頻率綜合器芯片.在1.2 V供電電壓下,為了使集成VCO能用盡量少的子帶數來獲得足夠低的VCO增益KVCO,設計指標要求電荷泵能在0.25～0.95 V的輸出電壓范圍內工作.為留有足夠的裕度,該電荷泵能在0.1～1.05 V的寬電壓范圍內有效地輸出從50μA～1.55 m A的可編程充/放電電流,并以50μA為最小步進.圖4是文中設計的電荷泵版圖,面積為430μm×160μm.

圖4 文中設計的可編程電荷泵版圖

圖5(a)和圖5(b)分別給出了0～1.2 V輸出電壓VCPOUT范圍內子電荷泵A和B各支路輸出電流(IUP Ai/IDN Ai和IUP Bi/IDN Bi)的仿真結果.可見在VCPOUT= 0.6 V附近,支路Ai和Bi都能輸出約2i×25μA的充/放電電流,并且能在很寬的電壓范圍內實現精確匹配.當輸出接近0 V或1.2 V時,兩子電荷泵電流發生明顯失配,因為此時輸出支路上柵極連接放大器輸出的電流源管工作在深三極管區,所以必須確保電荷泵所有支路上的電流源管工作在飽和區.總電荷泵中受信號EN[i]控制的各支路的輸出電流和的仿真結果如圖6(a)所示.圖6(b)考察了對應支路的失配情況,其中支路i的電流失配率定義為

圖5 子電荷泵A和B中各支路輸出電流與輸出電壓的關系

圖6 總電荷泵各支路的輸出電流、電流失配率與輸出電壓的關系

由圖6可知,當VCPOUT在0.1～1.05 V范圍內,總電荷泵所有支路輸出電流的失配率和變化率都被控制在0.15%和5%以內.考慮到實際應用中,總電荷泵的輸出電流是各支路輸出電流的編程和,所以在50μA～1.55 m A的編程范圍內,總電流的失配率和變化率也不會超過0.15%和5%.

為保證電荷泵的動態性能,筆者對放大器OTA1和OTA2所在環路進行交流仿真.因為連接在這兩個放大器輸出端的電容和電阻能產生有頻率補償作用的左半平面零點,所以在要求的輸出電流和電壓范圍內,兩個環路都有穩定的頻率響應.當電荷泵輸出電流設定為100μA時,圖7(a)和圖7(b)給出了兩個環路交流仿真的典型結果.可見,在要求的寬輸出電壓范圍內,每個環路都有大于50 dB的開環增益和約200 MHz的穩定單位增益帶寬,可以很好地滿足電荷泵低失配、高速和寬輸出范圍的要求.

最后,筆者采用瞬態仿真對電荷泵的輸出特性進行更直觀的驗證.在26 MHz參考時鐘頻率、100μA電荷泵輸出電流和10 p F環路濾波電容的典型應用條件下,涵蓋整個VCPOUT范圍的持續充電和放電過程的瞬態仿真結果分別顯示在圖8(a)和圖8(b)中.兩圖中VCPOUT所表現出的線性上升和下降特性說明電荷泵輸出電流十分穩定,幾乎不受VCPOUT影響.仿真細節顯示VAD和VBD能快速且穩定地跟隨VCPOUT的上升和下降,這保證了電荷泵的輸出電流在動態時也能良好匹配.綜上所述,文中設計的電荷泵具有接近理想的性能.

圖7 放大器OTA1和OTA2所在反饋環路的開環增益仿真結果

圖8 電荷泵對環路濾波電容CLP持續充電和放電時VCPOUT、VAD和VBD的瞬態仿真結果

4 結 論

文中提出了一種適合低壓鎖相環應用的高性能電荷泵,并采用0.13μm CMOS工藝進行了電路和版圖設計.在1.2 V供電電壓下,該電荷泵能編程輸出從50μA到1.55 m A變化的充/放電電流,以50μA為最小步進.在0.1 V到1.05 V的寬輸出電壓范圍內電荷泵輸出電流的失配率和變化率被分別控制在0.15%和5%以內.此外該電荷泵的可編程特點還能用于鎖相環相位噪聲和動態性能的同時優化.

參考文獻:

[1]LEVANTINO S,MARZIN G,SAMORI C,et al.A Wideband Fractional-N PLL with Suppressed Charge-pump Noise and Automatic Loop Filter Calibration[J].IEEE Journal of Solid-State Circuits,2013,48(10):2419-2429.

[2]GAIED D,HEGAZI E.Charge-pump Folded Noise Cancelation in Fractional-N Phase-Locked Loop[J].IEEE Transactions on Circuits and System II:Express Briefs,2014,61(6):378-382.

[3]MOON J W,CHOI K CI,CHOI W Y.A 0.4 V,90～350-MHz PLL with an Active Loop-filter Charge Pump[J].IEEE Transactions on Circuits and System II:Express Briefs,2014,61(5):319-323.

[4]YOSHIMURA T,IWADE S,MAKINO H,et al.Analysis of Pull-in Range Limit by Charge Pump Mismatch in a Linear Phase-locked Loop[J].IEEE Transactions on Circuits and System I:Regular Papers,2013,60(4):896-907.

[5]馮焱,羅陽,陳貴燦.具有穩定環路帶寬功能的多模分數頻率綜合器[J].西安電子科技大學學報,2013,40(5):119-123.FENG Yan,LUO Yang,CHEN Guican.Multi-mode Fractional-N Frequency Synthesizer with a stabilized loopbandwidth[J].Journal of Xidian University,2013,40(5):119-123.

[6]KAMAL N,AL-SARAWI S F,ABBOTT D.Reference Spur Suppression Technique using Ratioed Current Charge Pump[J].Electronics Letters,2013,49(12):746-747.

[7]ZHOU J Z,WANG Z G.A High-performance CMOS Charge-pump for Phase-locked Loops[C]//Proceedings of the International Conference on Microwave and Millimeter Wave Technology:2.Piscataway:IEEE,2008:839-842.

[8]JORAM N,WOLF R,ELLINGER F.High Swing PLL Charge Pump with Current Mismatch Reduction[J].Electronics Letters,2014,50(9):661-663.

[9]YAN H,QIN P,CHEN D P.A New Phase Noise Cancelling Technique for Fractional-N PLL[C]//IEEE International Conference on Solid-State and Integrated Circuit Technology.Piscataway:IEEE,2014:1-3.

[10]HATI M K,BHATTACHARY T K.A PFD and Charge Pump Switching Circuit to Optimize the Output Phase Noise of the PLL in 0.13-μm CMOS [C]//International Conference on VLSI Systems,Architecture,Technology and Applications.Piscataway:IEEE,2015:1-6.

[11]TSITUORAS A,PLESSAS F,BIRBAS M,et al.A 1V CMOS Programmable Accurate Charge Pump With Wide Output Voltage Range[J].Microelectronics Journal,2011,42(9):1082-1089.

(編輯:李恩科)

High-performance programmable charge pump for low voltage PLLs

LIANG Liang,ZHU Zhangming,YANG Yintang
(School of Microelectronics,Xidian Univ.,Xi’an 710071,China)

Abstract:This paper proposes a charge pump with a programmable output current for low voltage phaselocked loops(PLLs).It consists of two sub-units both of which leverage replica bias and feedback control techniques to achieve perfect match between charging and discharging currents.With the help of the current summing structure,the output current variation in each sub charge pump can be compensated by the other.Thus,their sum current remains relatively constant in a wide output voltage range.The charge pump can be programmed to output a 50μA～1.55 m A current,with a 50μA minimum step.It is designed in a 0.13μm CMOS process and the post-layout simulation demonstrates the total current mismatch and variation rates are limited in 0.15%and 5%,over the output voltage range of 0.1～1.05 V.Such precise matching greatly suppresses the reference spur and static phase error,and the good current constancy is favorable for dynamic design.Both features render our design suitable for low voltage PLLs.

Key Words:charge pump;output current matching;programmable output current;phase-locked loop

作者簡介:梁 亮(1984-),男,西安電子科技大學博士研究生,E-mail:leo_1116@126.com.

基金項目:國家863計劃資助項目(2013AA014103);國家自然科學基金資助項目(61234002,61322405,61306044,61376033);電子元器件可靠性物理及其應用技術重點實驗室開放基金資助項目(ZHD201302)

收稿日期:2015-05-14

doi:10.3969/j.issn.1001-2400.2016.02.032

中圖分類號:TN911.8

文獻標識碼:A

文章編號:1001-2400(2016)02-0186-07