六位逐次逼近型模數轉換器的設計

廈門大學物理與機電工程學院物理系 鄒 佳 李開航 王日炎

?

六位逐次逼近型模數轉換器的設計

廈門大學物理與機電工程學院物理系 鄒 佳 李開航 王日炎

【摘要】為滿足北斗多模導航SOC對中等精度、低功耗ADC的需求，本文基于Smic40工藝對六位全差分SARADC的主要功能模塊進行了設計，比較器部分采用Latch結構降低功耗，通過增加前置運放減小失調電壓。采用電荷重分布DAC降低了電容匹配性要求，減小了非線性誤差。驅動Buffer采用折疊式共源共柵柵壓浮動AB類運放，降低了整體的功耗。通過手動搭建整個邏輯控制電路，更加深刻的理解了整個系統的邏輯控制要求。

【關鍵詞】逐次逼近模數轉換器；比較器；D/A轉換器

0 引言

隨著現代通信系統等應用領域的迅速發展，促使高性能、低功耗、低成本的SOC成為當今集成電路的設計的主要趨勢，SOC的發展要求A/D轉換器與其他模塊集成到一個芯片上。隨著技術的發展，A/D轉換器的結構出現了多種實現方案，如sigma-delta型、Flash型、流水式和逐次逼近型等結構，其中sigma-delta A/D轉換器滿足對精度要求比較高的需求，Flash A/D轉換器適用于速度很高的情況，而逐次逼近A/D轉換器具有中等速度、中等精度、低功耗、低成本的綜合優勢，因此其應用的領域更廣。

本論文的目的是設計一款中等精度、低功耗的A/D轉換器用在40nm CMOS工藝北斗多模導航SOC芯片中，為了保證較大的jammer下無失真采樣，放寬濾波器的設計要求同時降低功耗，最終用Smic40nm工藝設計了一款采樣頻率為40M的六位全差分SARADC。本文第二部分介紹了SARADC的工作原理，第三部分介紹電路實現，第四部分介紹仿真結果，第五部分為總結。

1 SARADC的工作原理

圖1

電荷分配型SAR ADC是基于二元法逼近算法的一種轉換電路，采樣完成后，SAR contraller首先令DAC最高位為1其余位為0，即將DAC置位為100000，輸出電平為Fs/2，將采樣值和DAC輸出電平Fs/2進行比較，如果采樣值大，則DAC最高位保持1不變，同時SAR contraller將次高位置為1，其余位為0，即得到DAC輸出110000，其值為3Fs/4。若第一次的比較結果小于0，則最高位置0，同時SAR contraller將次高位置1，其余位置0，得到DAC輸出010000，其值為Fs/4，第一次轉換過程結束后即可得到MSB輸出。接下來重復上述過程，直到六個轉換動作完成。

2 電路實現

2.1 比較器結構

在模數轉換器中，比較器的精度與速度決定了ADC的精度與速度。比較器的失調電壓限制了ADC的精度，要求失調電壓要小于1個LSB，比較器的速度限制了ADC的轉換速度，ADC的最高轉換速度為320MHz，應設計比較器速度滿足上述要求。在項目中，ADC的精度較低，但速度偏快。所以，比較器在設計過程中，使用高速比較器重點設計了電路的反應速度。

本文中的比較器由前面的預放大級和后面的Latch比較器構成。Latch的正反饋作用可以提高比較器翻轉速度。在Latch前面要加預放大級電路，一方面可以增加比較器的精度，另一方面，預放大器可以抑制Latch翻轉造成的噪聲對前級電路的回踢影響。整體電路如圖2ER所示：

圖2

考慮到電路的速度要求，設計了一個11dB的放大器。

比較器核心部分的小信號電路分析如圖三所示

企業的資金周轉和經濟活動行為都要經過財務會計的程序，因此，在企業經濟效益浮動的背景下必然離不開財務會計的影響。財務會計會通過財務核算，將準確合理的經濟信息提供給企業，進而企業在開展經濟活動時能夠有一定的財務數據依據進行參考。而且企業在進行財務會計工作時會充分考慮企業發展的實際情況并與之結合，對于企業經濟情況能夠及時的進行反饋，以此作為基礎為企業未來經濟狀況的發展做出科學的預測。

圖3

2.2 電容陣列D/A轉換器

本文選用電荷分布型DAC，為了減小匹配誤差，單位電容C的大小的設計非常重要，從減小功耗和面積考慮，DAC中的電容應盡可能小，然而由于電容的KT/C噪聲會影響DAC的精度，為了獲得對應精度的信噪比，又要求電容面積適當取大一點。因此電容的取值要結合電路的速度、精度、面積來折中。本設計中最小單位電容取10fF。其余電容的大小根據所要求的精度和單位電容的二進制權重進行設計，從而實現模擬信號和二進制數碼元的轉換。整個DAC部分的工作過程如圖4所示。

圖4

逐次逼近的數學推導公式：

其他環節以此類推。

2.3 驅動buffer

參考電平到內部DAC量化之間，需要有驅動電路。否則，DAC的內部電平將不能有效建立。在本設計中為了驅動電容式DAC的采樣電容，在320M時鐘頻率下完成采樣與量化過程，對buffer的精度與驅動能力均提出要求，尤其是驅動速度，要求比較器兩端電平迅速建立并穩定。這樣就需要較大壓擺率與帶寬的驅動buffer，電路中采用了折疊式共源共柵加推挽輸出級的運放電路，這種電路可以提供較大的驅動電流，參考電壓的buffer消耗了1.3mA的電流，電路如圖5所示。

圖5

2.4 控制電路

2.4.1 SAR controller

SAR controller的主要作用是對SAR輸出的各種時鐘，包括比較器時鐘、采樣、RESET、DAC開關等時序進行調整，整個控制部分以SAR控制器為核心。

SAR控制通過JK上升沿觸發器，其中比較器的輸出結果D控制K端，當D為1時，選擇接地，當D為0時選擇移位寄存器端口，SAR控制電路如圖6所示。

圖6

圖7

2.4.2 DAC邏輯部分

根據邏輯要求可以得到相關信號的表達式分別為：

由以上的表達式可以構建DAC的邏輯電路如圖7所示。

3 仿真結果

根據設計要求選擇輸入信號頻率為3.9453125M、10.2734375M和17.8515625M，時鐘頻率為320M進行仿真，連續采樣該ADC 1024次，對結果進行FFT分析，得到典型下的結果分別為：

SNR=36.48dB,SFDR=51.32dB；SNR=36.50dB，SFDR=50.83dB；SNR=36.52dB，SFDR=50.99dB，典型下的功耗為1.37mA，其中圖8為典型下的仿真結果。

圖8

在其他條件下進行仿真其中最差情況為：高溫高壓ff ff ff輸入信號頻率為17.8515625MHz，SNR=35.69dB，SFDR=49.74dB。

最好情況為：高溫低壓下ss ss ss輸入信號頻率為3.9453125MHz，SNR=37.41dB，SFDR=53.86dB。

4 結語

本文設計了一種用在北斗多模導航SOC芯片中的逐次逼近ADC，分別對DAC、比較器、驅動buffer、邏輯電路進行了合理的選擇并優化，可以完成逐次逼近的工作，該逐次逼近ADC是在Smic40的工藝下完成的，由仿真結果可知在輸入信號為3.9453125M時SNR 和SFDR分別達到36.48dB和51.32dB。

參考文獻

[1]CMOS Analog Circuit Design Second Edition Phillip E.Allen Douglas R.Hoberg.

[2]許哲豪.使用單一參考電壓的12位全差分SAR式模數轉換器[D].國立成功大學碩士論文

[3]趙天挺.一種CMOS全差分12BIT逐次逼近ADC[J].

[4]孫彤.逐次逼近AD轉換器綜述.