用于圖像傳感器的擴展計數模數轉換器設計

郭 強，陳 楠，姚立斌

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用于圖像傳感器的擴展計數模數轉換器設計

郭 強，陳 楠，姚立斌

（昆明物理研究所，云南 昆明 650223）

擴展計數（extended counting）模數轉換器（ADC）合并了Sigma-Delta(SD) ADC的高精度和奈奎斯特率ADC的高速低功耗優勢，具有中高精度和中等的轉換速度，在圖像傳感器方面具有很好的應用前景。以ΣΔ ADC與逐次逼近（SAR） ADC的組合結構的擴展計數ADC為例，基于0.35mm的CMOS工藝，對其進行了電路層面的設計。通過電路級仿真驗證了該工藝下ADC的功能并且得到了部分的性能參數。

擴展計數；模數轉換器；圖像傳感器；讀出電路

0 引言

隨著電子技術水平的提高，圖像傳感器也向著數字化的方向不斷發展。與傳統的模擬電路相比，數字化后的圖像傳感器具有更好的抗干擾性能，并降低整個成像系統的成本和復雜度[1]。圖像傳感器的數字化需要額外的模數轉換器（ADC）電路，因此也不可避免地帶來了電路功耗的上升。同時，數字化后整個圖像傳感器的輸出由ADC轉換為數字信號，其性能受限于該ADC的精度和轉換速度。因此，用于圖像傳感器的ADC電路具有速度、精度功耗方面的要求，同時鑒于不同的應用方式還有尺寸方面的限制。

ΣΔ ADC具有很高的精度，其通過對信號的過采樣來降低噪聲的影響，以此提高轉換的精度[2]，也叫過采樣ADC。但是過采樣的轉換過程增加了處理的數據量，降低了轉換速度并增加了功耗，限制了其在圖像傳感器中的應用。相對于ΣΔ ADC，SAR ADC為代表的奈奎斯特率ADC，由于其對信號以奈奎斯特率進行采樣和轉換，轉換過程處理的數據量大大降低，因此速度遠勝ΣΔ ADC，功耗也更低，但是很難取得較高的精度。為了縮小上述ADC的不足，平衡它們在速度、功耗和精度等方面的性能，便產生了擴展計數ADC這種結構。

擴展計數ADC融合了ΣΔ ADC和奈奎斯特率ADC的結構，并將每一次轉換過程分成了2個階段[3-7]，分別交由ΣΔ ADC和奈奎斯特率ADC進行處理，并以此在ΣΔ ADC的精度和奈奎斯特率ADC的速度、功耗方面取得了平衡[3,4,6-8]。同時，擴展計數ADC又有著較為簡單的結構，能夠更好地應用于圖像傳感器讀出電路。

1 原理

擴展計數轉換這種技術，將每一次轉換分解成粗、細兩個轉換過程。先對輸入的模擬信號進行計數轉換，實現粗轉換。待粗轉換完成后，再對余下的部分進行細分，完成擴展轉換以實現細轉換[3,6,9]。轉換完成后，輸入可表示為：

IN＝×1＋×2(1)

式中：IN是輸入的模擬信號；、分別是粗、細轉換的轉換結果；1、2分別是粗、細轉換的單位。

擴展計數轉換的原理如圖1所示，其轉換過程相當于用不同刻度的尺子對物體進行測量。先用以1為單位的尺子，完成宏觀尺度上的預估；對于超出，卻又不足1的部分，可用2尺度的尺子進行精確的測量。

圖1 擴展計數轉換原理

用于計數轉換的ADC，通常選擇一階ΣΔ ADC。因為ΣΔ ADC可以通過對輸入信號的過采樣，來降低噪聲的影響，以提高整個ADC的精度。為了提高整個轉換的速度，用于擴展轉換的ADC，一般則選擇一些如SAR ADC、單斜率（single slope）ADC[10]、循環（cyclic）ADC[11]等奈奎斯特率ADC[7]。

2 電路拓撲結構

設計的擴展計數ADC由1個一階ΣΔ ADC和SAR ADC組合而成。用于實現擴展計數轉換的ADC的基本結構如圖2所示。

圖2 擴展計數ADC拓撲結構

輸入信號通過ΣΔ ADC，完成了計數轉換，可以得到一組數字輸出D和積分器上剩余電壓的RES（余量電壓）。接著D會由數字累加器統計得到擴展計數ADC輸出的高有效位（MSB）[3-8]；而RES則被送入奈奎斯特率ADC接受擴展轉換，并得到擴展計數ADC的低有效位（LSB）。上述轉換過程可以分別表示為：

式中：IN是ADC的輸入信號；1和2分別是ΣΔ ADC和奈奎斯特率ADC的精度；REF1和REF2分別是ΣΔ ADC和奈奎斯特率ADC的基準電壓；I和S分別是ΣΔ ADC中積分器的積分電容和采樣電容；B和分別是奈奎斯特率ADC的數字輸出和轉換誤差。合并(2)、(3)式，可以得到整個擴展計數過程的轉換結果：

3 電路實現

為了適應圖像傳感器應用的需要，通常需要ADC要達到14位的精度且要求其盡可能小的功耗和面積，同時要求ADC至少要達到30kS/s的轉換速度。

基于功耗等方面的原因，選擇了一階增量型ΣΔ和SAR ADC的組合形式作為擴展計數ADC的基本結構，其電路構成如圖3所示。

圖3 擴展計數ADC的電路結構

圖3中，擴展計數ADC使用了loading -free技術（使用SAR電容陣列替代ΣΔ ADC中的積分電容參與計數轉換）[5,9]。使用該技術后電路具有以下優點：①節省電路面積。loading-free技術引入后，電路節省了一個積分電容。通常電容在芯片中會占用大量面積，因此該技術對于提高芯片利用率有重大意義。②使用loading-free技術后，計數轉換后的余量電壓直接保存在SAR ADC的電容陣列上，節省了二次轉換的采樣周期，同時也避免了二次采樣過程中余量電壓的損耗，在一定程度上提高了ADC的精度。

用于控制擴展計數ADC工作的時鐘序列如圖4所示。

圖4 擴展計數ADC的控制時序

其中CLK是電路主時鐘；RST是全局電路復位信號，用于每次轉換開始時對電路各模塊進行初始化，同CLK一樣由外部電路提供；S1、S2是對積分器的控制信號；S3是動態比較器的控制信號；S4是電路工作模式的控制信號，其高電平時ADC工作在計數轉換狀態，低電平時工作在擴展轉換狀態。

在確定了上述結構的基礎上，綜合多種因素選擇了6位ΣΔ ADC和8位SAR ADC的組合，進行設計?；谝陨辖M合，可知擴展計數ADC的轉換周期需要至少72（26＋8＝72）個時鐘。因此，為了實現不低于30kS/s的轉換速度，需要保證ADC電路時鐘驅動的頻率不低于2.16MHz（72×30kHz）。本文中的ADC選擇了3MHz的時鐘頻率，可以實現40kS/s的轉換速度。

確定了以上性能參數后，通過行為級仿真，就可以得到各模塊的具體性能要求，并基于仿真結果，進行電路子模塊的設計。

3.1 運算放大器

通過對ADC的行為級仿真，可以得到6位ΣΔ ADC和8位SAR結構的擴展計數ADC為了獲得足夠的精度，要求運算放大器的性能需要達到80dB增益和10倍電路工作頻率的帶寬要求。結合電路工作穩定性的需要，最終可以得到運放的性能指標為80dB增益，30MHz帶寬和不低于60°的相位裕度。

針對以上的性能要求，運放的設計采用了共源共柵（cascode）結構的電流鏡運放，其在0.35mm CMOS工藝下可實現60dB的增益，不足的20dB增益可以通過4個輔助運放單元，采用增益自舉（gain booster）的結構來彌補[12-15]，具體的電路結構如圖5所示。

圖5 帶增益自舉結構的運算放大器

圖中EN（低有效）作為運放的工作開關，其作用是可以在ADC運行在擴展轉換階段關閉運算放大器，以節省功耗。為了適應圖像傳感器應用的需要，設計的運放采用了差分輸入，單端輸出的結構，其仿真結果如圖6所示。

圖6 運算放大器仿真結果

可以看出，該運放是一個多極點系統，其主極點位于1kHz處，第2個極點在60MHz附近。整個運放的性能達到了88dB的增益和32MHz的帶寬，相位裕度約65°，同時可以測得其功耗約為65mW，可以滿足擴展計數ADC在圖像傳感器中應用的需要。

3.2 比較器

圖7所示為該擴展計數ADC中使用的比較器結構。該動態比較器由時鐘信號CLK的低電平控制，定期向PMOS管1～4的柵極充電，并在CLK的高電平時對其放電。因為在放電過程中，輸入NMOS對管的柵電壓不同，使其放電電流也不同，放電時間就存在差異。于是，先放電完成的支路會拉低另一個支路的PMOS管柵電壓并拉高輸出，同時本支路的PMOS柵電壓被拉高和輸出被拉低，以此得到比較結果，維持比較結果并輸出，之后等待下一個時鐘周期的到來。

該結構的優點在于靜態功耗幾乎為0，只在時鐘信號發生變化時消耗少量功耗。對于其性能指標，要求比較器能夠在ADC的工作頻率下正常工作，且分辨率小于ADC的0.5×LSB[2]。

圖7 動態比較器結構

3.3 SAR DAC電容陣列

傳統的SAR DAC電容陣列是由2＋1個（2是SAR ADC的精度）電容并聯組成的，并通過開關控制，其具體的結構如圖8所示。

圖8 SAR DAC電容陣列結構

在圖9中，一個2位的SAR DAC由個電容陣列和2個電阻陣列（＋＝2）組合構成。SAR DAC的電容陣列面積卻縮小為原來的1/2。由于電阻陣列可由多個ADC單元公用，因此電阻陣列的功耗和面積幾乎可以忽略。這在圖像傳感器中的應用是十分有利的。

3.4 相關的數字電路

擴展計數ADC中使用到的數字電路主要有時鐘產生電路、數字累加器和SAR DAC的邏輯控制單元。

圖9 C-R結構的SAR DAC

其中，時鐘產生電路用于產生各模塊所需的時鐘信號，完成對整個電路總的控制功能；由于整個ADC仍是基于開關電容陣列工作的，所以要求其產生非交疊的時鐘。數字累加器則用于對計數轉換中產生的比較器結果進行統計，產生并保存整個擴展計數轉換的MSB。SAR DAC邏輯控制單元，在時鐘產生單元的控制下實現對SAR DAC電容陣列參與轉換的行為控制，并保存擴展轉換的結果。其具體的結構都比較成熟，這里不再過多敘述。

4 仿真結果

本節的測試結果是在0.35mm的CMOS工藝下設計，并通過Spectre仿真器進行仿真。圖10是該ADC在瞬態仿真中積分器的輸入輸出波形?？梢悦黠@的看出擴展計數轉換的兩步轉換過程。在計數轉換階段，信號通過SAR電容陣列的輸入端Ca-In，對積分電容進行充電，并將積分結果通過其輸出端Ca-Out送至比較器。在擴展轉換階段，電容陣列的輸入輸出對調，每一步的轉換結果由其輸入端Ca-In輸出到比較器進行比較。

圖10 積分器輸入輸出曲線

同時，我們還可以更直觀地看到兩步轉換的速度差別。計數轉換占用了64個時鐘周期來完成14位擴展計數轉換中的高6位，需要花費整個轉換周期的80%以上；而擴展轉換則只花費不到20%的轉換周期，就完成了余下的8位數據的轉換。通常，在轉換速度和功耗都允許的情況下，應該盡量選擇更高精度的計數轉換，以提高整個ADC的有效精度。同時，通過圖10還可以看到，在擴展轉換階段由于運算放大器停止了工作，所以Ca-Out端的電壓降低到了0電位。

通過對擴展計數ADC的瞬態仿真，可測得其平均功耗為93.6mW，其中模擬部分61mW，數字部分32.6mW。

擴展計數ADC的輸入輸出曲線仿真如圖11所示。該ADC顯示了良好的線性度。

圖11 擴展計數ADC輸入-輸出特性曲線仿真結果

5 結論

從電路的角度分析了擴展計數ADC的原理和結構，并設計了一款擴展計數結構的ADC。該ADC基于0.35mm的CMOS工藝進行設計，結合了6位的ΣΔADC和8位的SAR ADC，能夠達到40kS/s的轉換速度。設計中使用了loading-free技術的擴展計數ADC結構和-型的SAR DAC結構，減小了電路面積的同時提高了電路的精度。通過仿真得到了其正常工作時的功耗為93.6mW，并驗證了其良好的線性度，驗證了其用于圖像傳感器電路中的可行性。

[1] 姚立斌. 低照度CMOS圖像傳感器技術[J]. 紅外技術, 2013, 35(3): 125-132.

YAO Li-bin. Low-light-level CMOS image sensor technique[J]., 2013, 35(3): 125-132.

[2] Franco Maloberti.[M]. Berlin: Springer-Verlag, 2007.

[3] Pieter Rombouts, Wim De Wilde, Ludo Weyten. A 13.5-b 1.2-V micropower extended counting A/D converter[J]., 2001, 36(2): 176-183.

[4] Jeroen De Maeyer, Pieter Rombouts, Ludo Weyten. A double-sampling extended-counting ADC[J]., 2004, 39(3): 411-418.

[5] Chao IJen, Huang Chiachun, Wu Yingcheng, et al. A 12-bit 4-kHz incremental ADC with loading-free extended counting technique[C]//2nd, 2013: 29-32.

[6] CHEN Honglei, WU Dong, SHEN Yanzhao, et al. A low power 14bit 51.2kS/s double-sampling extended counting ADC with a class-AB OTA[J]., 2012, 33(9): 095004.

[7] 陳楠, 姚立斌. 陣列型圖像傳感器模數轉換技術[J]. 紅外技術, 2014, 36(10): 769-776.

CHEN Nan, YAO Libin. Analog to digital conversion techniques in array image sensors[J]., 2014, 36(10): 769-776.

[8] Woo D H, Kim C B, Lee H C. Current input extended counting ADC with wide dynamic range for LWIR FPAs[J]., 2009, 9(4): 441- 448.

[9] Jansson C. A high-resolution, compact, and low-power ADC suitable for array implementation in standard CMOS[J]., 1995, 42(11): 901-912.

[10] Chen C H, Jung Y, Ceballos J L, et al. Multi-step extended counting analog-to-digital converters[J]., 2013, 49: 30-31.

[11] Kim J H, Jung W K, Lim S H, et al. A 14b extended counting ADC implemented in a 24Mpixel APS-C CMOS image sensor[C]//(),, 2012: 390-39.

[12] Willy MC Sansen.[M]. Berlin: Springer-Verlag, 2006.

[13] Behzad Razavi.[M]. New York: McGraw-Hill Education, 2000.

[14] 何樂年, 王憶. 模擬集成電路設計與仿真[M]. 北京: 科學出版社, 2008.

HE Lenian, WANG Yi.[M]. Beijing: Science Press, 2008.

[15] Paul R Gray, Paul J Hurst, Stephen H Lewis, et al.[M]. New York: John Wiley & Sons, 2001.

[16] Chen Shan,Tong Xingyuan, Cai Naiqiong, et al. A 12-bit 1MS/s Non-calibrating SAR A/D converter based on 90nm CMOS process[C]//, 2010.

Design of Extended Counting ADC Applied in Image Sensors

GUO Qiang，CHEN Nan，YAO Libin

(Kunming Institute of Physics, Kunming 650223, China)

The extended counting analog-to-digital converter (ADC) combines the accuracy of ΣΔADC and the speed and power consumption of Nyquist-rate ADC. It has a good application foreground for its high resolution with a medium conversion speed. The combination of ΣΔADC and successive approximation register (SAR) ADC has been chosen as the structure of extended counting ADC, and the extended counting ADC has been designed and simulated based on the 0.35mm CMOS technology. The extended counting ADC has been verified and some properties have been given by the simulation.

extended counting，analog-to-digital converter，image sensor，readout circuit

TN492

A

1001-8891(2016)06-0188-05

2015-12-10；

2016-03-04.

郭強（1987-），男，陜西咸陽人，碩士研究生，研究方向為混合信號集成電路設計。

云南省科技廳應用基礎研究計劃重大項目（2013FC009）。