數字集成電路的設計方法的研究

李哲源

摘 要：數字集成電路比較容易處理復雜龐大的邏輯，在ASIC中扮演著極其重要的角色。本文首先對數字電路設計做了簡單的介紹，然后結合項目，對前端設計和后端設計進行了較為詳細地闡述，并在各個環節逐步仿真驗證，在最終成果的檢驗中，設計滿足要求。

關鍵詞：集成電路；驗證；設計

前言：隨著數字集成電路設計變得越來越復雜，門級電路描述不易于管理和理解的缺點顯得越來越突出，這使得用更抽象的方法表達電路設計成為必要，從20世紀90年代以來，硬件描述語言（HDL）正逐漸取代門級原理圖。本文首先對數字電路設計做了簡單的介紹，然后結合項目，設計滿足要求。

1.同步數字系統的設計

1.1同步系統

同步”是相對于“異步”而言的，之所以稱之為“同步”，是因為同步系統中存儲單元（觸發器）的狀態是由統一的時鐘觸發改變的，各個存儲狀態的改變均嚴格在時鐘的控制下完成。同步電路的良好特性，使同步設計方法備受設計人員的青睞。同步系統中的基本存儲單元是觸發器，一般來說，會避免使用其他的存儲器件，比如鎖存器之類，這主要是“同步”的需求。因為存儲單元存儲狀態的改變，是在時鐘沿的控制下完成的，所以同步電路有很多優越性：同步電路比較容易使用觸發器的異步清零/置位端口，保證了各個存儲單元有相同的初始態；其次，同步電路中各個存儲單元的狀態只在時鐘沿到來時發生改變，然后會保持穩定，這在很大程度上避免了工藝、溫度等對電路的影響，并能夠消除毛刺，使設計穩定可靠。同步電路具有種種優點，因此，現在商業化的芯片，大都采用同步設計方案。

1.2觸發器

同步電路中的基本存儲單元是觸發器（flip_flop），這里特指 D 觸發器。相比于其它的存儲器件，觸發器最主要的特點是：時鐘觸發是觸發器存儲 D 端數據的唯一條件，僅僅在時鐘沿到來的那一刻觸發器才將數據端相應的數據儲存起來，在時鐘沿未到來時，觸發器所存儲的值不會發生變化。正因為觸發器的這一特性，同步電路才具備了毛刺不敏感的特點，以及較高的穩定性。 觸發器對電平不敏感，對時鐘的邊沿敏感。在一次狀態改變后，會一直維持穩定，直到下一個時鐘沿到來的瞬間，其存儲狀態才發生改變。另外，一般來說，觸發器還有一個異步清零/置位端口，通常用來定義觸發器的初始狀態。觸發器是一個雙穩態的存儲器件。是同步電路必不可少的存儲單元。

1.3版圖設計

在 Virtuoso 下，直接 File-Import-Stream，導入布局布線后生成的 GDS 文件，即可得到相應數字電路的版圖，比較簡便。 對于數字電路版圖的設計，主要的工作是：對于一個數模混合的系統，完成數字版圖和模擬版圖的組裝；雖然在布局布線階段進行過相應的檢查，但在版圖層面，相應的 DRC、LVS仍是必要的；輸出 GDSII 文件，若設計人員認為設計無誤，對相應的版圖也感到滿意，就可以生成 GDSII 文件，認為可以準備將數據送至代工廠進行加工了。對于一款商業化的 ASIC 設計，版圖并不是最終環節。在相應的版圖完成后，可以交由工藝廠商加工生產，芯片回來后，需要對其測試，以驗證芯片功能、性能是否滿足要求，并進行 Debug，調試完成之后再進行量產。

2.仿真驗證

2.1功能驗證

時序仿真，也稱作后仿，是使用布局布線后器件給出的單元和連線的延時信息，對電路做一個切實的評估。后仿的目的是盡可能地消除或者減少理論仿真和實際運行之間的差異。前端仿真所采用的器件模型，是晶圓廠商提供的參數模型，包含了基準單元的各種寄生參數，因此前仿有著足夠的可靠性。但是，版圖生成之后，由于版圖中器件單元的布局以及走線的距離，可能會有較大的寄生電阻、寄生電容，或者寄生電感（后仿一般只有電阻和電容，不包括寄生電感），這些都是在前仿中所體現不出的。而在前仿的網表中，一般認為器件間連線的電阻電容。均為零，這有可能導致前仿的結果并不可靠，寄生參數足以使制成后的系統偏離設計初衷，使生產的東西并不是所設計的東西。

2.2FPGA驗證

FPGA 為 Field Programmable Gate Array，相比BASIC（Application Specific Integrated Circuit），作為可編程邏輯器件，FPGA 可以重復擦寫程序，通常用它來對現有的設計進行仿真驗證。在數字 ASIC 的設計中，由于測試向量的不完備，設計中很有可能存在相應的Bug。因為每次 ASIC 的投片會花費較大代價，為規避風險，通常會對設計進行 FPGA驗證，FPGA 驗證無誤后才進行投片、量產。Altera 公司提供的軟件QuartusII 主要是為 FPGA 服務的，從仿真驗證，到綜合，一直到最后載入 FPGA，QuartusII 提供了較為完整的方案。對于 FPGA 型號的選取，主要是參照速度、面積、價格等因素，同時很多廠商都提供 FPGA 開發板，這使得 FPGA 驗證這一環節很容易實現。

2.3形式驗證

形式驗證是通過形式證明的方法對一個設計進行驗證，它是從數學上對電路的功能進行一個較為全面的驗證。形式驗證分為三大類：等效性驗證、模型驗證和理論證明。通常在數字 IC 設計過程中所說的形式驗證，往往指的是等效性驗證，比較常用的工具有 Formality。形式驗證為驗證設計之間的等價性提供了極大的便利：形式驗證不需要考慮測試向量；這是一個覆蓋率100%的驗證。形式驗證工具來保證修改前后的一致性，是非常高效的一種做法。

結束語：

本文從當前數字集成電路的發展現狀出發，闡述了引領當前數字集成電路快速向前發展的前沿技術：PLD技術、SoC技術和IP復用技術，簡述了此三項技術之間的關系。從EDA技術的發展過程出發，分析了EDA技術的內涵、發展規律及其所面臨的挑戰和機遇，并深入剖析了EDA技術與當前數字集成電路設計的相互關系和結合方法。數字集成電路科技在未來會越來越成為我們生活中必不可少的角色。

參考文獻：

[1]于洋.數字集成電路[J].城市科技研究，2014，26（12）：23-26.

[2]苗杰.關于數字集成電路應用的討論[J].中國現代科技發展，2013，08（34）；62-63.