基于CML的高速數據傳輸電路設計

馬　放，任勇峰，單彥虎，彭巧君（中北大學電子測試技術國家重點實驗室，太原030051）

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基于CML的高速數據傳輸電路設計

馬放，任勇峰*，單彥虎，彭巧君
（中北大學電子測試技術國家重點實驗室，太原030051）

摘要：針對現代數據傳輸速度越來越快、數據量越來越大的現狀，提出了基于CML數據傳輸標準的高速數據傳輸電路的設計。以FPGA為主控制器，協議芯片選用接口標準為CML的內部編碼方式為8 b/10 b編碼的TLK1501芯片，以此實現高速數據傳輸。在FPGA中對時鐘信號進行了時序約束實現邏輯控制的修正，解決了因內部時鐘占空比失真而導致產生誤碼的問題。電路經試驗驗證，具有較高的穩定性和可靠性。

關鍵詞：CML；時序約束；8 b/10 b編碼；TLK1501

在被稱為“數據時代”的今天，為適應數據化的高速發展，多媒體、高速處理器、網絡技術以及虛擬現實對數據信號的帶寬要求越來越大，多信道應用日益普及，對于數據的傳輸量越來越大，速度也越來越快。而目前存在的一些點對點的物理層接口如RS-485、RS-422、SCSI等數據傳輸標準，由于其在噪聲/EMI、速度、成本、功耗等方面所固有的限制，導致它們越來越難以勝任高速、大數據量的任務［1］。

相較于其他數據傳輸標準，電流模式邏輯CML （Current Mode Logic）電平是所有高速數據接口中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，數據傳輸速率可高達10 Gbps以上，更適合于更高頻段工作。

典型的CML驅動器/接收器的原理如圖1所示。

驅動器由帶有50 Ω集電極電阻的共發射極差分對管組成，對于輸出信號高低電平的切換靠的正是該差分對管的開關控制的。典型的差分對發射極到地的恒流源值為16 mA，這樣單端CML輸出的信號擺幅就是VCC V～(VCC-0.4)V，差分輸出信號的擺幅為800 mV。CML輸出晶體管工作在放大區域，這樣使得CML信號比采用飽和狀態操作的CMOS、LVDS等信號有更快的開關速度［2］。

論文介紹了以FPGA為主控制器，協議芯片選用接口標準為CML的內部編碼方式為8 bit/10 bit編碼的TLK1501芯片的基于CML的高速數據傳輸電路的設計過程。

圖1　CML驅動器/接收器原理圖

1　CML傳輸電路設計

如圖2所示，數據傳輸電路由處理器、接收協議芯片、數據傳輸線纜以及存記錄器儲等部分組成。

圖2　CML傳輸電路

1.1接口電路設計

各個部分中的主處理器均為FPGA，選用的FP?GA型號為XILINX公司的XC3S400，內部包含有豐富的RAM資源，可有效實現CML數據的發送、緩存、接收。

CML接口芯片選用TI公司的TLK1501，TI的眾多高速串并-并串收發器產品中TLK1501最具代表性的一個，它被廣泛應用于視頻監控系統，通訊系統，戶外LED顯示系統等。TLK1501主要包括3個主要模塊：并串轉換模塊，串并轉換模塊及時鐘模塊。對于并串轉換模塊，TLK1501的系統支持16 bit的并行接口，并行數據時鐘30 MHz～75 MHz。這個模塊包括一個片內8 bit/10 bit編碼器，將16 bit并行數據分成兩個8 bit數據進行編碼，編碼后的數據為20 bit，再通過并串轉換發送出去，串行數據的速率為600 Mbit/s～1.5 Gbit/s。串并轉換是一相反的過程。TLK1501需要一個參考時鐘，它的頻率和并行數據的頻率相同，為30 MHz～75 MHz。這個時鐘經過內部鎖相環倍頻為600 MHz～1.5 GHz，將并行數據送出去并從接收端恢復出時鐘和數據。由于TLK1501是高速串并收發器，所以它對時鐘的要求比較高［3］。

TLK1501內部的編碼方式采用的是8 bit/10 bit編碼［4］。8 bit/10 bit編碼是目前高速數據傳輸接口或總線常用的編碼方式，該編碼技術的基本精神很簡單，就是將8 bit經過映射的機制轉化為10 bit的字碼，但是平衡了位流中0與1的數量，這就是8 bit/10 bitb編碼的根本目的“直流平衡（DC Balance）”。當高速串行流的邏輯1或邏輯0有多個位沒有產生變化時，信號的轉換就會因為電壓位階的關系而造成信號錯誤，直流平衡的最大好處便是可以克服以上問題。

TLK1501有兩種工作模式，其中一個是只發模式（Lock to Reference），而另一個是收發模式。它的控制引腳為LCKREFN，當LCKREFN為‘0’時，TLK1501處于只發模式；當LCKREFN為‘1’時，其處于收發模式。當TLK1501處于收發模式時，它的發送和接收必須被嚴格的同步，如果接收一側斷開，那么發送端就會自動發送同步碼，直到接收一側重新同步上。雖然在只發模式下TLK1501是單向發送的，它的接收端輸出呈高阻狀態，但同樣需要進行同步操作。當TLK1501處于收發模式時，其接收端必須連接，否則無法同步，則芯片不能正常工作，電路無法進行正常的數據傳輸。

1.2可靠性設計

為增強數據傳輸的可靠性和穩定性，在數據接收端進行了隔離設計，并且采用雙絞屏蔽線作為數據傳輸的電纜。

接收端通過隔離電路對CML數據進行了隔離，隔離選用的是瓷隔離芯片ADUM1400和ADUM1401，如圖3所示。

圖3　隔離電路

其傳輸轉換速率最高可達90 Mbit/s，滿足系統速率的要求。ADUM1400和ADUM1401是基于iCou?pler技術的4通道數字隔離器件。其結合高速COMS和整體式空心變壓器技術，這種隔離器件具有更好的性能特征，優于光耦合隔離器等設備。光耦合器具有電流傳輸比不確定、傳遞函數不確定等缺陷，并且其性能還會受到使用溫度和使用壽命的影響。通過避免使用LED和光電二極管，iCoupler器件的設計過程中不會遇到與光耦合器相關的設計困難，也避免了光耦合器的那些不利因素。此外，iCoupler產品不需要外部驅動電路和其他的分立元器件，在數據傳輸速率相同的條件下，其功耗僅為光電耦合器的十分之一到六分之一［5］。

電路中使用的電纜為雙絞屏蔽線纜［6］。眾所周知，雙絞線能夠有效的抑制電磁干擾，這不僅僅是因為雙絞線的兩根線之間具有很小的回路面積，而且由于雙絞線上相鄰兩回路上所感應出來的電流的方向是相反的，所以可以使感應電流相互抵消，如圖4所示。相比于非屏蔽雙絞線而言，屏蔽雙絞線外多一層屏蔽層，連續的屏蔽層能有效抑制電磁干擾。

圖4　雙絞線模型

2　邏輯控制

2.1收發同步控制邏輯

在XILINX公司的ISE13.1平臺上以VHDL語言對FPGA進行控制編程。對于發送端，通過配置LCKREFN使TLK1501處于收發模式或者只發模式，當配置芯片為收發模式時TLK1501的接收端必須連接，也就是接收端必須同步。然后通過控制TX_EN、TX_ER為低電平使其發送同步IDLE碼，再將TX_EN置為高電平，這樣就可以發送有效數據。TLK1501的發送時序如圖5所示。

圖5　TLK1501發送時序

對于接收端而言，當發送端發送同步IDLE碼時RX_DV、RX_ER均為低電平，而當接收到3個以上的同步碼后則已經同步上，再接收到有效數據時RX_DV會被置為高電平，接收端時序如圖6所示。接收端通過判斷RX_DV和RX_ER的電平來選擇接收數據。

圖6　TLK1501接收時序

接收到的數據緩存在8 K的RAM中，然后再經過打包程序進行打包，再經過一個緩存，以40 MHz的時鐘寫入記錄器中，完成數據的存儲。接收端程序框圖如圖7所示。

圖7　接收端程序框圖

2.2時序約束邏輯

在編寫程序中要注意進行時序約束［7-9］。由于數據傳輸速率快，所以在邏輯設計時，對時鐘信號方面的要求和處理也更為嚴格，需要通過附加約束來控制邏輯的綜合、映射、布局和布線，以此減小邏輯以及布線的傳輸延時，從而提高工作頻率。時序約束主要包括偏移約束（FFs-to-OPAD寄存器到輸出腳和IPAD-to-FFS輸入腳到寄存器）、周期約束（FFs-to-FFs寄存器到寄存器）以及路徑約束（IPAD-to-OPAD輸入到輸出），如圖8所示。

圖8　時序約束方式

在未對時鐘進行約束前，運用ChipScope Pro對CML數據和時鐘進行觀察，如圖9，時鐘在芯片內部傳輸時出線了占空比失真的情況。

圖9　CML數據和時鐘信號

由于時鐘占空比失真，下降沿與下一個上升沿之間的時間變短，這導致了數據建立時間的縮短，使得亞穩態器件的數據被保存了下來。而通過對時鐘進行約束之后，占空比失真的情況得以解決，進而優化了時鐘信號，亞穩態數據不會被保存下來，實現了數據的可靠傳輸，如圖10所示。

圖10　約束后的數據與時鐘

3　實驗結果

在實驗室中，通過測試臺上的信號源模擬發送圖像信號，采編器端（即電路的接收端）接收圖像數據并高速存入存儲器中，最后用上位機軟件將采集到的數據回收，得到數據文件為H_A_20150314_ 114721_0.dat，如圖11所示。觀察數據的幀格式可以判斷出幀格式正確。再利用上位機對數據進行分析，分析結果如圖12所示，顯示無錯誤，即數據、幀計數、幀標識均無錯誤。實現了數據準確無誤傳輸。

圖11　信號回收數據

圖12　數據分析結果

4　結論

現代軍工領域的發展越來越快，對數據傳輸的速度、數據量、準確性、可靠性有了越來越高的要求。在本文中，運用CML接口的TLK1501S設計的電路在隔離和雙絞屏蔽線路的保障以及邏輯控制與時序約束下實現了0.6 Gbps~1.5 Gbps的數據傳輸，數據可靠性和穩定性高。

參考文獻：

［1］王冰，靳學明. LVDS技術及其在多信道、高速數據傳輸中的應用［J］.現代電子，2003，29（3）：55-57.

［2］閆景富，李淑秋. LVDS和CML電平在高速串行連接中的應用［J］.微計算機應用，2008，29（8）：105-108.

［3］陳艷玲，薛曉清，胡芳.基于TLK1501的高速數據收發電路設計［J］.光通信研究，2013（5）：42-44.

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［9］林昌輝，樊曉椏. FPGA設計中優化時序的原則與方法［J］.微處理機，2007，28（3）：6-13.

馬放（1989-），男，漢族，江蘇省新沂市人，中北大學在讀碩士研究生，研究方向為動態測試與高速數據采集，ma?fang198911@163.com；

任勇峰（1968-），男，漢族，山西省中陽縣人，教授，博士生導師，主要從事彈載固態記錄器和自動測控臺方向的研究工作，renyongfeng@nuc.edu.cn；

單彥虎（1985-），男，漢族，江蘇省無錫市人，講師，主要從事動態存儲測試和傳感器技術的研究工作；

彭巧君（1988-），女，漢族，河北省晉州市人，中北大學在讀碩士研究生，研究方向為電路與系統。

Modeling and Simulation of Universal Display Driver Circuit Based on PSpice

WU Jihui，ZHENG Yaosheng，TANG Yongming*

（School of Electronic Science and Engineering，Southeast University，Nanjing 210096，China）

Abstract：Universal Display drive circuit is modeled and simulated based on PSPice. Based on the analysis of drive waveform of a variety of display devices，the requests of waveform generation function that the universal display driv?er circuit should have been summarized firstly，which can determine its basic components. Then，the circuit system was modeled based on PSpice. Finally，the results showed that the minimum pulse width of the drive pulse wave?form is 2 μs，ramps up time of ramp waveform is 8 μs to 1ms and the amplitude is between 15 V and 300 V by ad?justing the relevant parameters.The different applications of the circuit parameter adjustment can be guided by ad?justing the parameters of modeling and simulation.

Key words：display drivers；PSPice simulation；modeling

doi：EEACC：725010.3969/j.issn.1005-9490.2016.01.021

收稿日期：2015-04-09修改日期：2015-05-26

中圖分類號：TN91

文獻標識碼：A

文章編號：1005-9490（2016）01-0094-04