基于FPGA實現的變PI參數全數字鎖相環

彭詠龍， 朱勁波， 李亞斌

(1.華北電力大學電氣與電子工程學院，河北保定071003；2.國網銅陵供電公司，安徽銅陵244000)

基于FPGA實現的變PI參數全數字鎖相環

彭詠龍1， 朱勁波2， 李亞斌1

(1.華北電力大學電氣與電子工程學院，河北保定071003；2.國網銅陵供電公司，安徽銅陵244000)

提出了一種變比例積分(PI)參數的全數字鎖相環。與傳統數字鎖相環相比，該鎖相環可根據相位誤差的大小，自動調整PI參數，在保證系統穩定的前提下，提高了鎖相的速度；同時由于環路采用比例積分控制，鎖相環穩態無靜差，輸出抖動小。對提出的全數字鎖相環進行了理論分析，并通過Quartus II軟件仿真和現場可編程門陣列(FPGA)的硬件實驗對該鎖相環的性能進行了驗證。實驗表明，該數字鎖相環鎖相范圍大、速度快、精度高，可用于有快速同步需求的場合，如新能源并網控制、脈寬調制整流器(PWM)。

全數字鎖相環；變PI參數控制；FPGA；同步信號

隨著電力電子技術的發展，在新能源并網、脈寬調制整流器(PWM)等應用場合，迅速而準確獲得電網的頻率和相位信息對系統的控制以及穩定運行至關重要[1-3]。對于需要進行dq坐標變換的控制系統中，鎖相環是一種有效的手段。基于電流(電壓)過零點的信息，更加易于實現且成本較低，全數字鎖相環由于精度高、穩定性好和便于集成而被廣泛應用[2-3]。

傳統的模擬鎖相環精度低，存在直流零點漂移、器件飽和以及易受電源和環境溫度變化等缺點，限制了其發展前景。文獻[4]給出了自采樣比例積分控制實現全數字鎖相環，由于使用比例積分結構，沒有靜態誤差，并可實現快速鎖相，可在12個周期實現快速鎖相。但是鎖定速度與輸入頻率成正比，在頻率較低時，動態鎖定時間很長。文獻[5]提出了基于前饋鑒相的比例積分數字鎖相環，通過前饋鑒相使得中心頻率可變，擴大了鎖相環的鎖相范圍。

本文提出了一種比例積分控制的可變PI參數的全數字鎖相環(ADPLL)。該ADPLL采用了變PI參數的控制器，可根據相位誤差大小實時調整PI參數，頻率較低和相位差較大時，在保證系統穩定的前提下，加快了鎖相速度，由于環路本身采用比例積分結構并加入環路濾波器，使得相位輸出沒有誤差，并可以很好抑制干擾噪聲，可用于需要快速獲得頻率和相位的場合。

1 ADPLL的系統結構和工作原理

1.1 數字鎖相環系統構成

本文提出的全數字鎖相環由五部分組成：雙D數字鑒相器(DPD)、數字序列濾波器、變參數PI控制器(DLF)、可控數字壓控振蕩器(DCO)和M分頻器，系統構成如圖1所示。

數字鑒相器的種類有很多種[6]，本文采用雙D觸發器組成的鑒相器，該鑒相器結構簡單，鑒相范圍廣(－π～π)，能夠滿足要求。由于鑒相器輸出的是高低脈沖信號，需要后接數字序列濾波器濾出干擾脈沖和消除噪聲，數字序列濾波器一般有兩種：“隨機徘徊”(K計數器)和“N先于M”濾波器，本文采用“隨機徘徊”(K計數器)濾波器，該濾波器是無墮性的，僅起濾噪抗干擾作用。變PI參數控制器為鎖相環的數字環路濾波器(DLF)和模擬鎖相環中的環路濾波器相當，都對噪聲和高頻分量起到抑制作用，并且決定著環路的相位校正速度和精度。DCO本質上是一個可編程數字分頻器，根據變參數PI控制器輸出的控制值對主振時鐘脈沖進行計數分頻。M分頻器對輸出信號進行M分頻，分頻結果反饋給雙D鑒相器，進行鑒相處理。

圖1 自采樣比例積分數字鎖相環的結構

1.2 工作原理

在數字鎖相環中，過零檢測電路對電網電壓信號進行檢測，產生高低電平脈沖序列，也就是輸入信號，雙D鑒相器對輸入信號和反饋信號進行相位比較，輸出高低脈沖序列，電平的脈沖寬度和輸入信號的相位誤差是成比例的。數字序列濾波器一方面對相位誤差信號進行計算，另一方面用于消除輸入信號的噪聲和干擾的影響。當高時，進行加計數，若計數器溢出，則向PI控制器產生一個加脈沖，同時K計數器進行復位重新計數；當低時，進行減計數，若計數值減為零時，則向PI控制器產生一個減脈沖，一個周期內，數字序列濾波器產生的加減脈沖的個數差就表示兩個輸入信號相位誤差的大小，而干擾和噪聲是隨機的，所以產生的加減脈沖數是相等的，從而使環路有很好的抗擾能力。

2 數字鎖相環理論分析

2.1 鎖相環的數學模型

全數字鎖相環的數學模型如圖2所示[4]，θin()為輸入信號的相位；θdco()為輸出信號的相位；θfed()是反饋信號的相位；分別是雙D鑒相器、環路濾波器、變PI控制器、可控分頻器、M分頻器的傳遞函數。

圖2 數字鎖相環的數學模型

變參數比例積分控制器的傳遞函數為：

反饋回路M分頻器的傳遞函數為：

當鎖相環在鎖定點附近時，數字鎖相環的閉環傳遞函數可線性化為：

該二階系統的自然諧振頻率為：

系統阻尼系數為：

文獻[4，7]對數字鎖相環的數學模型以及各部分的傳遞函數進行了詳細分析，得出系統是典型的二階系統，只要系統特征多項式系數不為零，系統就能很容易局部穩定。此外，鎖相趨于穩定的時間和被鎖信號的周期成正比，即當輸入信號的頻率較低時，動態鎖定的時間相對較長。鑒于以上特點，本文采用變PI參數的控制器，可以較好解決頻率較低時的快速鎖相問題。

2.2 變PI參數控制器

積分系數的期望變化規律：當偏差信號很大時，積分系數不能太大，這樣可減小超調，防止系統發生振蕩，當系統誤差較小時，增大積分系數，從而可以減小系統的靜態誤差。積分系數設為：

圖3 系統不同PI參數的階躍響應仿真圖

此外，為了防止控制器積分飽和，還要對PI控制器的輸出進行限幅控制。分段線性后的變PI參數的全數字鎖相環的FPGA程序流程圖如圖4所示。

3 硬件仿真和實驗

本設計采用Verilog HDL硬件描述語言進行電路設計，以Quartus II軟件和Modelsim 6.6d仿真軟件作為設計平臺，最后用Cyclone II-EP2C5Q208C8 FPGA芯片完成設計，芯片的時鐘頻率為50 MHz，頻率跟蹤鎖定范圍設計為850 Hz～15 kHz。環路濾波器的計數器取值為16，為了方便M分頻器取值為1，和的取值如圖4所示。

圖4 變參數FPGA程序流程圖

圖5 動態鎖定仿真波形(=5 kHz)

圖6 動態鎖定仿真波形(=10 kHz)

圖7 頻率階躍時的動態鎖定仿真(由10 kHz階躍到8 kHz)

圖8～圖9為該數字鎖相環在FPGA器件上實現的實驗波形。圖8為當輸入信號為10 kHz且相位差約為180°時，數字鎖相環對輸入信號的動態跟蹤實驗波形，鎖定周期為10個輸入信號周期；圖9為穩態時兩信號的細化波形，穩態時最大誤差2個主時鐘周期。通過實驗可知該鎖相環不但有很好的鎖定速度，還有很好的穩態精度，而且實現簡單，能滿足實際工程需要。

圖8 輸入信號10 kHz的動態鎖定實驗波形

圖9 穩定實驗波形

4 結論

本文提出了變PI參數的自采樣比例積分全數字鎖相環，由于采用變參數系統，該系統不僅能快速鎖定，而且還有很好的穩態精度，減小了輸出抖動。同時，電路實現簡單，參數配置容易，硬件資源消耗少。理論分析、軟件仿真和實驗結果表明該鎖相環的性能優于普通的數字鎖相環。該ADPLL易于實現，成本較低，可方便地嵌入到FPGA組成的數字控制系統中，適用于需要快速同步信號的場合，如新能源并網、UPS電源、PWM整流器系統。

[1]劉暉.基于數字化鎖相技術的應急電源快速切換的研究[J].電源技術應用，2008(6)：40-43.

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[3]史旺旺，劉超.基于PWM整流器模型的三相系統全數字鎖相環[J].電源技術，2011，35(6)：714-716.

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[5]張志文，郭斌，羅隆福，等.用于SVC數控系統的數字鎖相環的設計與實現[J].電力系統及其自動化學報，2011，23(1)：103-107.

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[7]肖帥，孫建波，耿華，等.基于FPGA實現的可變模全數字鎖相環[J].電工技術學報，2012，27(4)：153-158.

[8]龐浩，俎云霄，王贊基.一種新型的全數字鎖相環[J].中國電機工程學報，2003，23(2)：37-41.

Implementation of variable PI parameter control digital phase-locked loop based on FPGA

All digital phase-locked loop (ADPLL)with self-sampling variable PI(proportional integral)parameter control was introduced. Compared with the traditional digital phase-locked loop， the phase-locked loop can automatically adjust the parameters according to the size of the phase error，improving the tracking;the adoption of PI control make the ADPLL steady state and have no error and low output jitter.Theoretical analysis， dynamic results of simulation and field programmable gate array(FPGA)experiments were presented，which show and verify that this ADPLL has wide tracking scope，fast tracking speed，excellent accuracy and flexible control characteristics，and can be used for fast synchronization occasion， such as new energy grid control and pulse width modulation rectifier(PWM).

all digital phase-locked loop (ADPLL);variable PI parameter control;field programmable gate array (FPGA);synchronized signal

TM 461

A

1002-087 X(2016)04-0906-04

2015-09-13

彭詠龍(1966—)，男，湖南省人，副教授，主要研究方向為電力電子在電力系統中的應用。