一種低功耗CMOS帶隙基準電壓源設計

武漢大學物理科學與技術學院 湯知日 周孝斌 楊若婷

一種低功耗CMOS帶隙基準電壓源設計

武漢大學物理科學與技術學院 湯知日 周孝斌 楊若婷

本文設計采用的是CSMC 0.18um的標準CMOS工藝技術，利用MOS管代替現(xiàn)有基準源電路中的電阻從而達到減小功率的目的，并且利用兩類不同電壓各自的溫度系數(shù)相反，使得輸出總電壓的溫度系數(shù)得到補償，極大地降低了輸出基準電壓的溫度系數(shù)。仿真結(jié)果表明，該電路在1.5V的電源下，在-40～90℃之間，可以實現(xiàn)電路快速啟動，并且輸出基準電壓為0.5996686V，溫度系數(shù)為17.254ppm/℃，線性度為430.8ppm/V，啟動時間約為70us，功耗僅為217nA，版圖面積約為0.0495mm2。

CMOS工藝；基準電壓；溫度補償；快速啟動

0 引言

在如今集成芯片規(guī)模越來越大的信息化社會中，特別是SOC系統(tǒng)中，功耗已經(jīng)成為一項與性能、面積同等重要的指標，低功耗產(chǎn)品的設計會帶來許多便利[1]。帶隙基準模塊是絕大多數(shù)SOC系統(tǒng)都需要用到的模塊，用來提供穩(wěn)定的電壓或者電流輸出，它的性能影響著整個系統(tǒng)工作的性能。隨著人們對于電子產(chǎn)品要求的逐漸提高，低功耗基準電壓模塊的設計已成為必然。

本次基準帶隙電壓源的設計基于CSMC 0.18um的標準CMOS工藝，設計了一種工作在亞閾值區(qū)的極低功耗的CMOS帶隙基準源電路，包括啟動電路、差動放大器、電流源子電路以及偏置電壓子電路。本設計不包含雙極性晶體管和電阻，在減小面積的同時也極大地降低了功耗。

1 電路原理

本設計是利用MOS管工作在亞閾值區(qū)的特性構(gòu)成的。當MOS管的柵源電壓小于閾值電壓，但是足夠在硅表面形成耗盡區(qū)時，MOS 管工作在亞閾值區(qū)[2]。具體在當Vds較大時，工作在亞閾值區(qū)的MOS管的電流電壓特性如下：

本設計帶隙基準源的原理電路分為啟動電路、核心電路和偏置電壓子電路三大部分，其中核心電路由一個放大器和電流源子電路組成[3]，如圖1所示：

圖1 帶隙基準源電路原理圖

電流源子電路采用自偏置的技術，用一個工作在深三極管區(qū)的MOS管電阻MR1代替?zhèn)鹘y(tǒng)的電阻R，產(chǎn)生一個電流Ip，偏置電壓子電路通過PMOS電流鏡電流，并且產(chǎn)生一個基準電壓的輸出偏置電壓子電路由一個MOS管和兩個源極耦合對構(gòu)成。在偏置電壓子電路中M3～M7的柵極和源極兩極電壓和電流源子電路中的MR1構(gòu)成了一個閉環(huán)的形式。除了MR1所有的MOS管都工作在亞閾值區(qū)。

上式給出了VREF與柵源電壓 VGS4、熱電壓 VT以及晶體管尺寸比的關系。其中，η=1+Cd/COX是亞閾值斜率因子，K3、K4、K5、K6和K7分別是M3、M4、M5、M6和M7管的寬長比。閾值電壓與溫度系數(shù)的關系式為：

其中，VTH0是絕對溫度為 0 K 時的閾值電壓，κ是VTH的溫度系數(shù)。從上面可以得到，閾值電壓 VTH與溫度成反比例關系，熱電壓 VT與溫度成正比例關系。因此可以通過調(diào)整晶體管的尺寸將上面兩式所表產(chǎn)生的正、負比例效果相抵消，得到零溫度系數(shù)的輸出電壓

該電路中各個主要晶體管的寬長比由表1給出：

表1 電路主要晶體管參數(shù)

2 電路仿真

2.1 溫度系數(shù)

在1.5V電壓驅(qū)動下，從-40到90℃進行溫度掃描，TC僅為17.25ppm/℃。其中在t=27℃，VREF=0.5996686V 。溫度掃描波形如圖2所示：

圖2 溫度掃描波形圖

2.2 電源抑制比（PSRR）

在1.5V電壓驅(qū)動下，加入1V的噪聲干擾，仿真結(jié)果為：在0Hz時，電源抑制比為67.39dB，在1KHz時，電源抑制比為58.31dB，如圖3所示。

2.3 啟動時間

電源驅(qū)動經(jīng)過5us上升到1.5v，整體電路啟動時間約70us，如圖4所示。

2.4 功耗

在1.5V的驅(qū)動電壓下，功耗電流僅為217nA，功率僅為325nW。

圖3 電源抑制比波形圖

圖4 啟動時間波形圖

2.5 不同工藝角下性能參數(shù)對比

在相同1.5V電壓下，電路在不同工藝角下的參數(shù)總結(jié)，如表2所示：

表2 不同工藝角下的仿真參數(shù)

3 電路版圖

在版圖布局中，將每個模塊都獨立分開，分別進行版圖的繪制；再結(jié)合設計經(jīng)驗，將NMOS襯底接地，PMOS襯底接高電壓，版圖最外圍為地線，方便各模塊接地需要。版圖設計如圖5所示：

圖5 整體版圖

其中，MR1的版圖為了匹配尺寸改為并聯(lián)結(jié)構(gòu)，節(jié)約了空間。此外，根據(jù)Aether軟件提供的網(wǎng)格數(shù)據(jù)可以得到，該設計版圖的整體電路面積約為0.05mm2(263um*188um)，滿足設計要求。

4 電路后仿真

在RCE界面設置用于后仿真的配置文件如圖6所示：

圖6 寄生參數(shù)配置文件

RCE參數(shù)提取后，創(chuàng)建一個symbol進行電路的后仿真，如圖7所示：

圖7 后仿真電路圖

后仿完成后將結(jié)果與前仿對比，其結(jié)果近似相同，表明版圖的布局匹配很成功。前仿與后仿的結(jié)果比較如表3所示：

表3 前仿與后仿結(jié)果對比

5 結(jié)論

本文采用CSMC 0.18um的標準CMOS工藝技術，仿真結(jié)果表明，在1.5V的輸入電源下，-40～90℃之間，該設計可以實現(xiàn)電路的快速啟動，啟動時間約為70us，且輸出基準電壓為0.5996686V，溫度系數(shù)為17.254ppm/℃，線性度430.8ppm/V，功耗僅為217nA，版圖面積約為0.05mm2。

[1]吳文蘭,邢立冬.帶隙基準源的現(xiàn)狀及其發(fā)展趨勢[J].微計算機信息,2010,26(6):186～188.

[2]趙玉迎,厚嬌.低功耗CMOS帶隙基準源[J].電子世界,2015(23):27～30.

[3]張小瑩.低壓低功耗CMOS帶隙基準電壓源設計[D].西安:西安電子科技大學碩士,2009:29～32.

[4]王國瑞.高性能帶隙基準電壓源的分析與設計[D].吉林:吉林大學碩士,2010:32～37.

[5]瞿美霞.CMOS帶隙基準源的研究與實現(xiàn)[D].合肥:合肥工業(yè)大學,2007:1～2.

This design uses CSMC 0.18um standard CMOS process technology, which use MOS instead of resistance in the existing voltage reference circuit to achieve the purpose of reducing power. What’s more, it uses opposite temperature coef fi cient of two different voltage types to make temperature coef fi cient of total output voltage compensated and to reduce the temperature coef fi cient of output voltage reference greatly. The simulation results show that it can implement quick start in the 1.5V between -40～90℃ and output voltage reference is 0.5996686V, temperature coef fi cient is 17.254ppm/℃, linearity is 430.8ppm/V, start time is about 70us, power consumption is only 217nA, the layout area is about 0.0495mm2.

CMOS process; voltage reference; temperature coef fi cient; quick start

湯知日（1994-），男，安徽蕪湖人，大學本科，現(xiàn)就讀于武漢大學物理科學與技術學院。

周孝斌（1994-），男，浙江紹興人，大學本科，現(xiàn)就讀于武漢大學物理科學與技術學院。

楊若婷（1994-），女，四川成都人，大學本科，現(xiàn)就讀于武漢大學物理科學與技術學院。