一種基于SOC低壓低功耗帶隙電壓源

四川大學(xué) 陳 峰 王 志 林 鑫 蘇 平

一種基于SOC低壓低功耗帶隙電壓源

四川大學(xué) 陳 峰 王 志 林 鑫 蘇 平

在模擬電路中，基準(zhǔn)電壓源為電路里其他模塊提供精確、穩(wěn)定的電壓基準(zhǔn)偏置或者由其轉(zhuǎn)化而來(lái)的電流基準(zhǔn)偏置，基準(zhǔn)電壓源的性能往往直接影響到整個(gè)系統(tǒng)的精度和性能，隨著集成電路特征尺寸的不斷縮小以及SOC在便攜產(chǎn)品中應(yīng)用的迅猛發(fā)展，SOC設(shè)計(jì)不可避免地朝著低壓和低功耗的目標(biāo)前進(jìn)。本作品采用了自偏置結(jié)構(gòu)，使用華潤(rùn)上華0.18um工藝，在-45℃-120℃溫度范圍內(nèi)進(jìn)行仿真，本作品溫度系數(shù)為6.6ppm/℃，在1kHz帶寬內(nèi)電源抑制比為46dB，功耗極低，版圖面積僅有0.0003。

帶隙電壓源；低壓低功耗；溫度系數(shù)；面積小；自偏置

一、實(shí)驗(yàn)原理

圖1 帶隙基準(zhǔn)源電路圖

電路原理圖如圖1所示，電路由一個(gè)三極管和三個(gè)self-cascode（SC）結(jié)構(gòu)和電流鏡構(gòu)成。電流鏡結(jié)構(gòu)為三極管和SC提供電流，三極管的具有負(fù)溫度系數(shù)，SC結(jié)構(gòu)輸出的電壓是正溫度系數(shù)。由三個(gè)SC結(jié)構(gòu)的輸出電壓和M2柵源電壓疊加而成，三極管的VBE以一定比例體現(xiàn)在M2柵源電壓上，故M2柵源電壓與溫度負(fù)相關(guān)，而SC結(jié)構(gòu)輸出電壓與溫度正相關(guān)，通過(guò)調(diào)整三極管的參數(shù)和SC中MOSFET的參數(shù)完成溫度補(bǔ)償，獲得基準(zhǔn)電壓VREF。

本電路主要改進(jìn)的地方在于使用了兩個(gè)pmos 組成的SC結(jié)構(gòu)，同時(shí)，如圖1所示，將兩個(gè)“上”pmos的源級(jí)與其襯底（即n阱）連接，以抑制襯底調(diào)制效應(yīng)，提高了精度和電源抑制比。

（一）PTAT電壓的產(chǎn)生

本電路主要利用self-cascode 結(jié)構(gòu)來(lái)產(chǎn)生具有正溫度特性的電壓分量。

MOS管在亞閾值區(qū)的漏電流公式：

PTAT電壓由三組自偏置（self-cascode /SC）結(jié)構(gòu)產(chǎn)生，分別為NM3-NM4，PM5-PM6，PM7-PM8三組。

選取PM7-PM8結(jié)構(gòu)，可以得到：

利用公式(1)和(2)可以得到：

其中：

從公式中可以看出，電壓為對(duì)數(shù)函數(shù)關(guān)系，相對(duì)變化比較小，為了得到比較大的溫度系數(shù)，因此串聯(lián)多個(gè)SC結(jié)構(gòu)，PTAT電壓是由NM4、PM5和PM7的漏源電壓總和提供：

（二）CTAT電壓的產(chǎn)生

由推導(dǎo)可知，發(fā)射集電壓取決于定義電路平衡點(diǎn)的過(guò)程參數(shù)，即：MOSFET的閾值電壓VTO、特定的電流密度ISQ和結(jié)反向飽和電流ISE。

基準(zhǔn)電壓源：

二、仿真結(jié)果

采用華潤(rùn)上華0.18um工藝，利用華大九天公司Aether仿真工具對(duì)電路的溫度系數(shù)、電源抑制比、線性度以及電路的啟動(dòng)時(shí)間進(jìn)行仿真。

1.溫度系數(shù)仿真

當(dāng)電源電壓為1.2V時(shí)，輸出基準(zhǔn)電壓471mV，在-40℃-125℃范圍內(nèi)溫度系數(shù)為6.65ppm/℃

圖2 溫度系數(shù)

2.電壓抑制比仿真

對(duì)電路進(jìn)行交流仿真，電源電壓為1.2V，在0.01Hz-1MHz范圍內(nèi)進(jìn)行仿真，得出波形如下圖所示，可以看出在低頻范圍內(nèi)（0.01Hz-1kHz）電源抑制比穩(wěn)定在-46Db。

圖3 電壓抑制比

3.線性度仿真

將電源電壓從0V變化到3V,對(duì)電路進(jìn)行仿真，基準(zhǔn)電壓和電源電壓的關(guān)系如圖4所示，可以看出，在電源電壓為0.7V左右，基準(zhǔn)電壓源的基準(zhǔn)電壓輸出開(kāi)始穩(wěn)定，在0.7-3V范圍內(nèi)，基準(zhǔn)電壓將比較穩(wěn)定在0.47V左右,總體來(lái)說(shuō)，該電路的線性度很好。

圖4 線性度

4.啟動(dòng)時(shí)間仿真

上電后對(duì)電路進(jìn)行瞬態(tài)仿真，得到下圖5。觀察基準(zhǔn)電壓輸出與時(shí)間的關(guān)系，可以看出，該電路在上電0.18ms之后輸出電壓才趨于穩(wěn)定，即啟動(dòng)時(shí)間為 0.18ms，該啟動(dòng)時(shí)間可以滿足大部分電路，為了適應(yīng)于對(duì)啟動(dòng)時(shí)間更小的電路，可以犧牲版圖面積，給該電路單獨(dú)加一個(gè)啟動(dòng)電路，就可以將啟動(dòng)時(shí)間大大的降低。

圖5 啟動(dòng)時(shí)間

5.功耗仿真

對(duì)電路進(jìn)行仿真，可以測(cè)出，在-40℃-125℃范圍內(nèi)電路中電流大小從而可以得出電路的總體功耗。在室溫下，電路電流非常小，僅有10.9104nA。

圖6 電路功耗

三、版圖

版圖設(shè)計(jì)如圖7所示，總面積僅有17um*18.2um=309.4=0.0003。左下角為三極管部分，左上部和上面部分為電流鏡部分，有顯著特點(diǎn)是右邊兩個(gè)pmos對(duì)的SC結(jié)構(gòu)，由于n阱電位的不同，需要與其它n阱保持一定距離。

圖7 電路版圖

四、結(jié)論

我們?cè)O(shè)計(jì)了一種基于SOC的低壓低功耗的帶隙基準(zhǔn)源，采用華潤(rùn)上華0.18um工藝，并用Aether軟件對(duì)我們的設(shè)計(jì)進(jìn)行了驗(yàn)證。我們的電路采用自偏置結(jié)構(gòu)，所以在沒(méi)有啟動(dòng)電路的額情況下仍能自啟動(dòng)，這大大減小了電路的面積，可以降低成本，我們對(duì)自偏置結(jié)構(gòu)進(jìn)行了改進(jìn)，使自偏置結(jié)構(gòu)的襯底結(jié)統(tǒng)一的某一電位，以抑制襯偏效應(yīng)，實(shí)驗(yàn)仿真證明，該改進(jìn)的確提高了電路溫度系數(shù)、電源抑制比等方面的性能。在電源電壓為1.2V下，基準(zhǔn)輸出穩(wěn)定在0.47V左右，且溫度系數(shù)為6.6ppm/℃，該電路總體功耗為10nA,版圖面積很小，僅有0.0003。由于低壓低功耗，該基準(zhǔn)電壓源可應(yīng)用的范圍很廣，如可穿戴智能設(shè)備等。

[1]Oscar E Mattia, Hamilton Klimach. 0.7 V Supply, 8 nW, 8 ppm/ oC Resistorless Sub-Bandgap Voltage Reference 05 June 2016.

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[3]呂陽(yáng),王春雷,朱杰,邱成軍 一種極低功耗自偏置CMOS帶隙基準(zhǔn)源[j]電子世界.

陳峰（1995-），江西撫州人，大學(xué)本科，現(xiàn)就讀于四川大學(xué)。

王志（1994-），四川成都人，大學(xué)本科，現(xiàn)就讀于四川大學(xué)。

林鑫（1994-），福建人，大學(xué)本科，現(xiàn)就讀于四川大學(xué)。

指導(dǎo)老師：蘇平。

圖2.3 總電路版圖

3 總結(jié)

本文基于CSMC 0.18um CMOS工藝，設(shè)計(jì)了一款12位、200kS/s高精度低功耗SAR ADC。本文優(yōu)化了電容型SAR ADC結(jié)構(gòu)，采用改進(jìn)型分段電容全差分結(jié)構(gòu)，大大減小電路總電容值，節(jié)省電路面積，并提出非單調(diào)開(kāi)關(guān)切換方案，降低功耗；選用柵壓自舉開(kāi)關(guān)實(shí)現(xiàn)采樣開(kāi)關(guān)電路，提高了ADC的采樣精度；采用動(dòng)態(tài)比較器，降低電路功耗；提出改進(jìn)型異步時(shí)序，減小關(guān)鍵路徑延時(shí)。仿真結(jié)果表明：采樣頻率為200kS/s時(shí)，有效位數(shù)為11.1bit，信號(hào)噪聲失真比為68.5dB，平均電流為11.7uA。

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作者簡(jiǎn)介：

李曉興（1993-），女，江蘇揚(yáng)州人，碩士，東南大學(xué)。

楊麗娟（1992-），女，江蘇南通人，碩士，東南大學(xué)。

楊靖文（1992-），男，河南平頂山人，碩士，東南大學(xué)。