軍用大規(guī)模集成電路關(guān)鍵外協(xié)工序控制

張 玲，田 澤

(1.中國航空工業(yè)集團(tuán)公司 西安航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

軍用大規(guī)模集成電路關(guān)鍵外協(xié)工序控制

張 玲1，2，田 澤1，2

(1.中國航空工業(yè)集團(tuán)公司 西安航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

隨著半導(dǎo)體技術(shù)的進(jìn)步和發(fā)展，專業(yè)化分工越來越精細(xì)，后端設(shè)計(jì)、流片加工、封裝、測(cè)試都已成為專門領(lǐng)域。而集成電路設(shè)計(jì)、加工各個(gè)環(huán)節(jié)環(huán)環(huán)相扣密不可分，任何一個(gè)環(huán)節(jié)出現(xiàn)問題都可能導(dǎo)致整個(gè)芯片流片的失敗。因此如何保證每一個(gè)環(huán)節(jié)的正確性，是每一個(gè)集成電路設(shè)計(jì)單位都面臨的問題，其中如何控制集成電路設(shè)計(jì)的關(guān)鍵外協(xié)工序也就變得尤為重要。文中對(duì)目前軍用大規(guī)模集成電路的后端設(shè)計(jì)、芯片制造、封裝的流程及關(guān)鍵工序進(jìn)行了分析和論述，總結(jié)了設(shè)計(jì)方應(yīng)重點(diǎn)關(guān)注的芯片的后端設(shè)計(jì)、流片、封裝的工藝流程、關(guān)鍵工序及檢查方法，對(duì)集成電路設(shè)計(jì)關(guān)鍵外協(xié)工序質(zhì)量控制有較好的指導(dǎo)意義。

后端設(shè)計(jì)；芯片制造；芯片封裝；關(guān)鍵工序控制

0 引 言

集成電路是信息產(chǎn)業(yè)的核心，隨著半導(dǎo)體技術(shù)的進(jìn)步和產(chǎn)業(yè)發(fā)展，專業(yè)化分工越來越精細(xì)，集成電路產(chǎn)業(yè)從最初的IDM模式發(fā)展到目前設(shè)計(jì)[1-2]、制造、測(cè)試[3]分離的局面，產(chǎn)生了眾多專業(yè)從事集成電路設(shè)計(jì)的公司。通常情況下，集成電路設(shè)計(jì)公司只負(fù)責(zé)電路設(shè)計(jì)，芯片的流片、封裝、測(cè)試均由專業(yè)機(jī)構(gòu)承擔(dān)，外協(xié)過程的質(zhì)量，在很大程度上直接決定著集成電路產(chǎn)品的質(zhì)量和成本。對(duì)于廣大設(shè)計(jì)公司而言，集成電路的外協(xié)過程進(jìn)行質(zhì)量控制已成為產(chǎn)品成敗的關(guān)鍵。對(duì)供應(yīng)商的質(zhì)量控制已成為集成電路設(shè)計(jì)企業(yè)項(xiàng)目及質(zhì)量管理[4-5]的重要組成部分。

為提升芯片產(chǎn)品質(zhì)量，需要建立科學(xué)規(guī)范的流程，設(shè)置質(zhì)量控制點(diǎn)，建立質(zhì)量控制方法和程序，按照PDCA的思想持續(xù)改進(jìn)[6-7]。文中根據(jù)外包外協(xié)的材料或服務(wù)對(duì)集成電路產(chǎn)品特性影響的重要程度，重點(diǎn)對(duì)物理設(shè)計(jì)、制造、封裝三個(gè)環(huán)節(jié)進(jìn)行分析，總結(jié)提出了每個(gè)環(huán)節(jié)的質(zhì)量控制點(diǎn)和控制方法。

1 關(guān)鍵外協(xié)工序質(zhì)量控制方法

1.1 集成電路后端設(shè)計(jì)流程及關(guān)鍵工序

隨著集成電路專業(yè)分工的日益精細(xì)，后端版圖設(shè)計(jì)已經(jīng)發(fā)展為一個(gè)獨(dú)立的專業(yè)，版圖設(shè)計(jì)是制造集成電路的基礎(chǔ)。計(jì)算機(jī)輔助的版圖設(shè)計(jì)將電路中所有元器件及其相互連接轉(zhuǎn)換成能進(jìn)行芯片光刻加工、正確可靠的掩模圖形數(shù)據(jù)。專門的掩模制備公司利用所提供的數(shù)據(jù)，制備出符合流片需要的多層掩模版。通常的集成電路后端設(shè)計(jì)流程如圖1所示。

圖1 集成電路后端設(shè)計(jì)流程

后端設(shè)計(jì)工程師可以根據(jù)前端設(shè)計(jì)的數(shù)據(jù)及約束要求完成后端設(shè)計(jì)工作[8-9]，委托方只需要進(jìn)行預(yù)定步驟的檢查以確定后端設(shè)計(jì)與前端設(shè)計(jì)的一致性。傳統(tǒng)的檢查主要是設(shè)計(jì)規(guī)則檢查(DRC)、電學(xué)規(guī)則檢查(ERC)、版圖與電路圖一致性檢查(LVS)。隨著電路復(fù)雜度的提升和工藝尺寸的進(jìn)一步縮小，在投片前Signoff時(shí)需要檢查的內(nèi)容也日益增多，包括時(shí)序分析與檢查、功能一致性檢查、電源及信號(hào)完整性檢查、功耗分析與確認(rèn)、ESD[10-11]及可靠性相關(guān)檢查。具體檢查項(xiàng)目與方法如表1所示。

1.2 集成電路制造工藝流程及關(guān)鍵工序控制

芯片制造與互聯(lián)組成了微電子工業(yè)的高端譜線，在微電子工業(yè)中，性能和小型化保持著每18個(gè)月翻一番的發(fā)展速度，新材料和新工藝不斷提高以滿足工業(yè)性能和小型化目標(biāo)。目前，集成電路的流片幾乎都是采用代工方式完成。

圖2是典型的集成電路制造工藝流程示意圖。

圖2 典型的集成電路制造工藝流程

集成電路流片費(fèi)用隨著工藝的提高，價(jià)格也是成倍增加。例如，130 nm工藝工程批流片費(fèi)用在200萬左右，65 nm工藝工程批流片費(fèi)用在400萬左右，40 nm工藝工程批流片費(fèi)用在800萬元左右。如果流片成功，由于可產(chǎn)生管芯數(shù)量較多，單只管芯成本并不高，但是一旦流片失敗，損失是非常大的。因此，如何保證流片不產(chǎn)生除設(shè)計(jì)缺陷以外的問題，保證芯片一

表1 集成電路后端檢查項(xiàng)目

次投片成功至關(guān)重要。流片工序的檢查依據(jù)是，按照GJB548B[12]方法5013 GaAs工藝的晶圓制造控制和接收程序通過對(duì)工藝檢測(cè)圖形和目檢進(jìn)行檢查，工藝檢測(cè)(PM)圖形是一組為工藝控制和確定晶圓可接收性提供數(shù)據(jù)的測(cè)試結(jié)構(gòu)，PM可以插入于每個(gè)晶圓的特定位置，位于劃片槽位置，或包含在每個(gè)芯片中，也可以是這些方案的組合。建議的用于PM中的測(cè)試圖形如表2所示。

表2 PM中的測(cè)試圖形

晶圓接收要依據(jù)在制造過程中進(jìn)行的PM室溫測(cè)試所提供的信息，對(duì)每一個(gè)晶圓逐片檢查。另外，在晶圓制造期間，應(yīng)在關(guān)鍵工序進(jìn)行光學(xué)顯微鏡或SEM檢查，檢查可以包括圖形對(duì)準(zhǔn)標(biāo)記和臨界尺寸測(cè)量。最終外包方應(yīng)檢查所有規(guī)定的PM電參數(shù)的測(cè)量和數(shù)據(jù)記錄，必要時(shí)可以要求加工方提供除PM以外所有檢查的或測(cè)試的結(jié)果，每批的接收、拒收晶圓數(shù)目，返工晶圓數(shù)目和返工原因等。

1．3 集成電路封裝流程及關(guān)鍵工序控制

集成電路的封裝目的是為芯片提供一個(gè)接口，將內(nèi)部電性訊號(hào)通過引腳將芯片連接到系統(tǒng)，并避免硅芯片受外力與水、濕氣、化學(xué)物的破壞與腐蝕，IC封裝屬于半導(dǎo)體產(chǎn)業(yè)的后段加工制程，主要是將前制程加工完成(即晶圓廠所生產(chǎn))的晶圓上的IC予以分割，黏晶、打線并通過管殼實(shí)現(xiàn)對(duì)外部的鏈接。圖3為IC芯片的封裝流程。

集成電路封裝作為一個(gè)專門的專業(yè)分支，具有非常復(fù)雜的流程及質(zhì)量管控體系[13]。現(xiàn)有的軍級(jí)電路基本都是陶瓷封裝的，國內(nèi)擁有軍用集成電路封裝貫標(biāo)線資質(zhì)的單位有兩家：中電58所及航天772所。在貫標(biāo)生產(chǎn)線上封裝的產(chǎn)品，用戶只需要檢查封裝工藝流程卡及生產(chǎn)線用于證明工藝一致性的首件產(chǎn)品的測(cè)試報(bào)告即可。劃片、鍵合和封帽是芯片封裝過程的關(guān)鍵工序，此三個(gè)步驟后的檢查(芯片鏡檢、鍵合檢查、氣密性檢查)應(yīng)該在封裝工藝流程卡里面留有實(shí)驗(yàn)記錄及具體測(cè)量數(shù)據(jù)。

對(duì)于塑封電路，國內(nèi)可以完成芯片塑封的單位有很多，如天水華天、航天771所、深南電路等等；但是由于工藝水平的限制，目前國內(nèi)尚無軍用塑封的貫標(biāo)生產(chǎn)線。2011年，國內(nèi)第一個(gè)指導(dǎo)塑封電路軍品認(rèn)證的文件GJB7400-2011(合格制造廠認(rèn)證用半導(dǎo)體集成電路通用規(guī)范[14])正式頒布，但目前國內(nèi)還沒有企業(yè)通過認(rèn)證。

圖3 IC芯片的封裝流程

2 結(jié)束語

集成電路的設(shè)計(jì)、實(shí)現(xiàn)、流片、封裝、測(cè)試是一個(gè)非常復(fù)雜的系統(tǒng)工程，每一個(gè)環(huán)節(jié)都是一個(gè)專門的學(xué)科，而集成電路各環(huán)節(jié)環(huán)環(huán)相扣密不可分，任何一個(gè)環(huán)節(jié)出現(xiàn)問題都可能導(dǎo)致流片的失敗，因此如何保證每一個(gè)流程的正確性是每一個(gè)集成電路設(shè)計(jì)單位都面臨的難題。文中總結(jié)了集成電路后端設(shè)計(jì)、流片、封裝工藝流程及關(guān)鍵工藝檢查流程，從而盡量減少外協(xié)合作環(huán)節(jié)中可能引入的各類問題，提高一次流片成功率。

[1]FurberS.ARMSystem-on-ChipArchitecture(ARMSoC體系結(jié)構(gòu))[M].田 澤,于敦山,譯.臺(tái)北:五南圖書出版公司,2003.

[2] 田 澤.航空專用集成電路-設(shè)計(jì)理論與工程實(shí)踐[M].北京:航空工業(yè)出版社,2013.

[3] 田 澤.SoC設(shè)計(jì)與測(cè)試[M].北京:航空工業(yè)出版社,2003.

[4] 科茲納.項(xiàng)目管理[M].北京:電子工業(yè)出版社，2006.

[5] 項(xiàng)目管理協(xié)會(huì).Projectmanagementinstitute[M].北京:電子工業(yè)出版社，2009.

[6] 劉 銳,姚世鋒.半導(dǎo)體集成電路芯片質(zhì)量與可靠性保證方法[J].兵工自動(dòng)化，2013，32(6):17-19.

[7] 楊建生,李守平.對(duì)集成電路封測(cè)項(xiàng)目進(jìn)度、投資與質(zhì)量控制管理的探討[J].電子工業(yè)專用設(shè)備，2015(1):1-4.

[8] 羅志華,權(quán)進(jìn)國,楊華中.基于層次法實(shí)現(xiàn)EOS芯片的后端設(shè)計(jì)[J].微計(jì)算機(jī)信息，2008，24(14)：5-7.

[9]HodgesDA,JacksonHG,SalehRA.Analysisanddesignofdigitalintegratedcircuitsindeepsubmicrontechnology[M].[s.l.]:[s.n.],2005.

[10] 蔣玉賀,王 爽.CMOS集成電路ESD設(shè)計(jì)[J].微處理機(jī),2008,29(3):19-21.

[11]KerKD,ChenTY,WuCY.ESDprotectiondesignonanalogpinwithverylowinputcapacitanceforhigh-frequencycurrent-modeapplication[J].IEEESolid-StateCircuits,2000,35(8):1194-1199.

[12] 陳裕焜，賈新章，張德勝,等.微電子器件試驗(yàn)方法和程序[S].北京:總裝備部軍標(biāo)出版發(fā)行部,2005.

[13] 韓忠華,王長(zhǎng)濤,馬 斌,等.半導(dǎo)體封裝生產(chǎn)線工藝流程分析[J].科技廣場(chǎng),2010(8):147-149.

[14] 李 錕，陳裕焜，秦國林,等.合格制造廠認(rèn)證用半導(dǎo)體集成電路通用規(guī)范[S].北京:總裝備部軍標(biāo)出版發(fā)行部,2011.

Critical Outsource Procedure Control for Military VLSI

ZHANG Ling1，2,TIAN Ze1，2

(1.AVIC Computing Technique Research Institute,Xi’an 710068,China；2.Key Laboratory of Aviation Science and Technology on Integrated Circuit and Micro-system Design,Xi’an 710068,China)

With the rapid advance and development of semiconductor technology,the division of labor has become more and more elaborate.The back-end design，chip processing,packaging and test has already developed into special areas.Integrated circuit design,processing and other steps are tied closely to each other,problems in any part of the whole procedure may lead to a chip tape-out failure.Therefore,how to ensure the correctness of every aspect of the whole procedure is always an important problem for every IC designer,especially for the problem of how to control the outsourcing procedure.Based on analysis of the process of back-end design，fabrication and packaging for military VLSI,it summarizes the key procedures and control methods of the back-end design，fabrication and packaging and checking in this paper,which is meaningful for the quality control of military VLSI outsourcing design.

back-end design;fabrication;packaging;key procedure control

2014-10-13

2015-01-05

時(shí)間：2016-05-05

中國航空工業(yè)集團(tuán)公司創(chuàng)新基金(2010BD63111)

張 玲(1982-)，女，碩士，研究方向?yàn)轫?xiàng)目管理；田 澤，博士，研究員，中國航空工業(yè)集團(tuán)首席技術(shù)專家，研究方向?yàn)镾oC設(shè)計(jì)、嵌入式系統(tǒng)設(shè)計(jì)、VLSI設(shè)計(jì)等。

http://www.cnki.net/kcms/detail/61.1450.TP.20160505.0814.012.html

TP39

A

1673-629X(2016)05-0170-03

10.3969/j.issn.1673-629X.2016.05.037