一種共享動態緩沖的MPNoC路由器設計

汪少銘，廖繼陽，賈小權，董 瑞，劉 峰

（1. 中國人民解放軍92246部隊，上海 200940；2. 海軍駐哈爾濱703所代表室，哈爾濱 150078；3.中國人民解放軍91315部隊，遼寧116041；4.海軍蚌埠士官學校機電系艦船動力教研室，安徽蚌埠 233012）

一種共享動態緩沖的MPNoC路由器設計

汪少銘1，廖繼陽1，賈小權2，董 瑞3，劉 峰4

（1. 中國人民解放軍92246部隊，上海 200940；2. 海軍駐哈爾濱703所代表室，哈爾濱 150078；3.中國人民解放軍91315部隊，遼寧116041；4.海軍蚌埠士官學校機電系艦船動力教研室，安徽蚌埠 233012）

在片上多處理系統(Multiprocessor System-on-Chip，MPSoC)中，對路由器緩存區分配策略分析，實現緩沖區動態分配，能夠有效提高嵌入式多核處理器芯片多方面的性能。本文了設計一種共享動態Buffer的MPNoC路由器，該路由器可以通過有效分配各通道緩沖資源，實現資源共享。在16節點2D-mesh網絡拓撲結構下對靜態路由器和本路由器進行仿真分析，實驗結果表明，共享動態Buffer的MPNoC路由器與靜態路由器相比，具有內存開銷低、能量消耗低、平均信息延時小的特點。

片上多處理系統 路由器 動態分配 資源共享

0 引言

隨著科技的迅猛發展，對嵌入式計算機提出了越來越高的性能需求。片上網絡(Network-on-Chip，NoC)技術[1]解決了集成在單個芯片上的存儲器、微處理器、輸入/輸出設備等硬件單元之間的數據通信問題。但當前的片上網絡系統卻存在嚴重的資源受限問題，主要歸結為片上路由器緩沖資源利用率低，網絡信息擁塞率高[2]。為了更好構建資源節約型和高性能的片上系統，就需要更加注重緩沖區的結構設計。

為了使系統網絡獲得較高的吞吐率和容錯效果，從而高效地利用緩沖資源，在分析靜態多通道路由器結構的基礎上，提出一種新的多輸出通道的動態緩沖結構的路由器。該路由器能夠根據網絡的通信需求，對緩沖資源進行動態調整，從而真正解決片上路由器資源利用率的問題。

1 片上路由器設計

片上路由器是NoC的最基本的組成部分，高集成和強運算能力的MPSoC系統強調互連線延遲、帶寬、資源利用率和吞吐量等方面的問題。為了提高路由器緩沖利用效率和獲得高性能，目前大量研究關注虛通道(Virtual Channel，VC)技術[3]和蟲孔交換技術[4]。但高流量情況下的的VC分配和VC仲裁使網絡物理緩沖區分配變得復雜，并且大量的VC增加數據傳輸延遲。靜態對稱緩沖結構資源利用率低。本文在分析靜態分配緩沖資源情況下，設計了一種動態充分利用緩沖資源的共享動態Buffer的MPNoC路由器。

1.1 傳統多通道路由器結構

傳統路由器架構大多數為固定和靜態的結構，缺乏靈活性．傳統靜態路由器結構如圖1所示。鏈路控制單元負責路由器中傳輸數據流的調節；通過路由器的每個輸入端口的FIFO關聯控制邏輯中的決策單元，在既定路由算法下確定數據包的轉發。通過路由器的每個輸出端口的仲裁器控制信號和發送數據包。在此結構中每個端口固定了緩沖區容量，VC通道之間不能進行緩沖區交叉使用。實際使用中網絡路由的緩沖區資源不能被交叉使用，嚴重降低了資源使用效率。因此設計一個共享動態Buffer的MPNoC路由器能夠解決上述方案存在的問題。

圖1 傳統多通道路由器結構

1.2 多通道共享動態緩沖路由器結構及工作原理

共享動態緩沖路由器結構是通過集中管理緩沖區資源，根據通道的流量情況動態分配緩沖區資源。多通道共享動態緩沖路由器結構圖如圖2所示。

圖2 多通道共享動態緩沖路由器結構圖

在多通道共享動態緩沖路由器中引入基于鏈表[5]的方式對緩沖區進行統一管理，虛擬通道VC通過數據報文長短分配緩沖區容量，通過計算每條報文的長度靈活實現緩沖區的分配與釋放。這種共享動態緩沖路由結構能夠確保任何通信要求的輸入通道使用所有的緩沖資源。當一條數據報文到達路由器輸入端口時，根據上一節點輸出端口確定當前數據報文輸入端口，通過提前路由計算與報文解析，及早明確報文到達下一跳后的輸出端口，從整體上簡化了報文在路由器內部的多路選擇仲裁過程。開關分配有效減少VC仲裁的復雜度。動態緩沖區鏈表結構如圖3所示。

圖3 動態緩沖區分配鏈表結構圖

上述原理可描述為：根多通道原理分配N-1個通道虛通道，這N-1個通道根據報文微片流入/流出狀況動態申請緩沖資源的使用。同時及時更新鏈表隊列保存有效微片數，確定報文長度及所需緩沖區最大空間，路由器通過這種方法可有效提高NoC的服務質量。

2 實驗驗證及結果分析

在VHDL語言的寄存器傳輸級(register transfer level，RTL)和S2C公司的dual virtex-5 330 module現場可編程門陣列(FPGA)實現片上網絡原型系統[6]。多通道共享動態緩沖路由器的硬件開銷是比較低的。

實驗中對不同大小的動態緩沖區，用S2C功耗分析工具測量分析了靜態/動態緩沖路由器的內存開銷和功耗比較，實驗中分析出內存開銷和功耗保持著相同的應對指標，具有相同的關聯特性，兩者的實際測試結果如圖4所示。其中橫坐標表示通道寬度和緩沖區大小，縱坐標表示內存開銷及功耗。

圖4 靜態/動態緩沖路由器內存開銷/功耗比較

實驗結果顯示共享動態緩沖路由器開銷明顯低于靜態路由器開銷。共享動態緩沖路由器中高效的內存使用取決于其內存結構，它的內存能根據流量的大小動態調整緩沖資源，實現有效分配。因此，當緩沖區的大小增加時，靜態路由器的局限性，導致其內存開銷和功耗明顯增大。

為了進一步檢驗共享動態緩沖路由器體系結構的工作效率，在隨機均勻流通信模式下，將它與靜態路由器傳輸數據包服務質量進行仿真分析。實驗設置如下所示：搭建16節點的2D-Mesh不同路由器拓撲結構網絡，8微片緩沖大小。配合使用蟲洞交換技術、XY路由算法進行實驗仿真。圖6給出了NoC中使用靜態路由器和共享動態緩沖路由器的數據包傳輸率曲線圖。

從圖5可以得出，靜態路由器NoC服務質量明顯低于共享動態緩沖路由器，當靜態路由器緩沖區滿時，數據包會阻塞。共享動態緩沖路由器由于使用了高度靈活的緩沖區鏈表管理方式，能夠最大限度地使用路由器中的所有緩沖資源，減小因阻塞引起的數據包傳遞延遲。因此在高通信負載的情況下，共享動態緩沖路由器具有更高的無阻塞傳輸率．

圖5 靜態/動態緩沖路由器數據包傳輸率比較

通過構建兩種路由器模型的16個節點的NoC網絡進行均勻流量模式和熱點流量模式下平均信息延遲的比較分析。圖6(a)和(b)分別給出了兩種流量模式下平均信息延遲的性能曲線。平均信息延遲是指信息從產生到最后一個微片到達目的節點本地IP核所用的平均時間。

實驗參數設置：網絡參數均設置為16節點二維mesh網絡拓撲結構，采用XY維路由策略，信息長度為8微片。路由器端口數為5，靜態路由器和動態緩沖路由器的虛通道數均設置為4。

圖6(a)和(b)中的橫坐標表示每個節點每個周期的信息注入率，縱坐標表示平均信息延時。結果表明在輕度負載到中度負載的情況下，靜態路由器和動態緩沖路由器的信息延遲差別不大。但在高流量負載情況時，動態緩沖路由器結構的信息延時明顯低于靜態路由器。尤其在熱點流量信息注入情況下平均信息延遲性能更好。

圖6 兩種流量模式下不同路由器平均信息延遲曲線

3 結束語

為了解決傳統路由器緩沖資源相互獨立，每個通道資源利用不充分或出現擁塞的情況下，本文設計了一種共享動態緩沖路由器結構。該路由器能根據每個通道運行時的通信率動態分配緩沖區，實現路由器中所有通道的緩存資源相互共享，降低信息傳輸擁塞狀況。

實驗結果表明，共享動態緩沖路由器結構對降低路由器內存開銷，降低功率消耗和減少信息延遲等具有良好效果，有利于提高網絡各方面性能。

[1] 高明倫, 杜高明. NoC： 下一代集成電路主流設計技術[J]. 微電子學, 2006, 36(4)： 461-466.

[2] Dally W J, Towles B. Principles and practices of interconnection networks [M]. San Mateo, CA：Morgan Kaufmann, 2004.

[3] Duato J M, Yalamanchili S, Ni L. Interconnection Networks：An Engineering Approach[M].Morgan Kaufinann, 2002.

[4] 董少周. NoC路由算法及仿真模型的設計與研究[D].合肥：合肥工業大學, 2009.

[5] 賴明澈, 王志英, 郭建軍等. 具有擁塞緩解策略的動態虛通道研究及其VLSI實現[J]. 計算機學報, 2008, 31(11)：1～13.

[6] 朱紅雷. 基于動態緩沖管理的片上網絡體系結構研究[D]. 長沙：國防科學技術大學, 2010.

[7] Becker D U, et al. Adaptive Backpressure： Efficient buffer management for on-chip networks[C]//In Proceedings of the 30th IEEE International Conference on Computer Design, 2012.

[8] Hu P, Kleinrock L. An analytical model for wormhole routing with finite size input buffers[C]// 15th Intl. Teletraffic Congress, 1997.

Design of a Sharing Dynamic Buffer Router for Multiprocessor System-on-Chip

Wang Shaomin1, Liao Jiyang1, Jia Xiaoquan2, Dong Rui3, Liu Fen4
(1. Unit 92246 of PLA, Shanghai 92246, China; 2. Naval Representatives Office in 703 Research Institute, Harbin 150078, China; 3. Unit 91315 of PLA, Liaoning 116041, China; 4. Bengbu Naval Petty Officer Academy, Bengbu233012, AnHui，China)

In the multiprocessor system-on-chip, by analyzing of the router buffer allocation strategy and realizing the dynamically buffer allocation, the performances of embedded multi-core processor chip can be effectively improved. This paper designed a sharing dynamic buffer router for multiprocessor system-on-chip. The router can effectively distribute channel buffer resource and realize resources sharing. After the simulation and analysis on the static router and this designed router under the 16 node 2d-mesh network topology structure, the experimental results show that a sharing dynamic buffer router for multiprocessor system-on-chip have many advantages over static router such as low memory overhead, low energy consumption, low average information delay and so on.

multiprocessor system-on-chip; router; dynamic allocation; resources sharing

TN915.05

A

1003-4862（2016）12-0049-04

2016-08-01

汪少銘（1975.01-），男，機電業務長。研究方向：艦船動力裝置。