高速A/D轉(zhuǎn)換系統(tǒng)的設(shè)計與實(shí)現(xiàn)

王利平，桑會平

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

高速A/D轉(zhuǎn)換系統(tǒng)的設(shè)計與實(shí)現(xiàn)

王利平，桑會平

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

軟件無線電技術(shù)在無線通信系統(tǒng)的發(fā)展中具有重要的歷史地位，其使得無線電通信系統(tǒng)具有很好的通用性和靈活性。高速模數(shù)轉(zhuǎn)換(ADC)芯片是模擬信號與數(shù)字信號轉(zhuǎn)換的橋梁，ADC在軟件無線電系統(tǒng)中占據(jù)著重要地位，實(shí)現(xiàn)軟件無線電的關(guān)鍵之一是解決模數(shù)轉(zhuǎn)換問題。EV10AQ190A是E2V公司推出的新型、高速和高性能ADC。基于軟線無線電思想，利用高速ADC與FPGA構(gòu)建的硬件平臺，實(shí)現(xiàn)了具有廣闊應(yīng)用前景的高速A/D轉(zhuǎn)換系統(tǒng)，給出了軟硬件設(shè)計原理及程序運(yùn)行結(jié)果。實(shí)測結(jié)果表明，系統(tǒng)指標(biāo)達(dá)到設(shè)計要求，靈活、可靠，具有一定的通用性。

軟件無線電；EV10AQ190A；模數(shù)轉(zhuǎn)換；高速ADC

0 引言

1992年，Joe Mitola在美國遠(yuǎn)程通信系統(tǒng)會議上首次正式提出了軟件無線電的概念[1]，其核心思想是基于數(shù)字信號處理芯片，將高速寬帶A/D以及D/A轉(zhuǎn)換器盡可能地靠近天線，采用可編程、高性能的器件(如FPGA、DSP)代替專用的數(shù)字電路，盡可能地利用軟件來定義、實(shí)現(xiàn)無線通信系統(tǒng)的各項功能。如此，無線通信系統(tǒng)將具有很好的通用性、靈活性，系統(tǒng)的升級與互聯(lián)也將異常方便。軟件無線電被譽(yù)為無線通信領(lǐng)域的第3次突破[2]。由于受硬件發(fā)展水平的限制，軟件無線電技術(shù)的發(fā)展與應(yīng)用存在2大瓶頸[3]：① A/D轉(zhuǎn)換器的速率和性能；② 可編程邏輯器件的處理速度。鑒于以上難點(diǎn)，本文利用E2V公司具有5GHz的EV10AQ190A高速ADC和具有高速數(shù)據(jù)接口及高速處理能力的Xilinx公司的K7系列FPGA實(shí)現(xiàn)了一高速模數(shù)轉(zhuǎn)換系統(tǒng)，利用延時調(diào)整[4]、串并轉(zhuǎn)換、并行處理和訓(xùn)練數(shù)據(jù)對齊[5]等技術(shù)解決了高速ADC與FPGA之間的高速數(shù)據(jù)傳輸問題[6]。

1 系統(tǒng)平臺設(shè)計

系統(tǒng)平臺主要由FPGA、ADC、時鐘芯片以及晶體振蕩器等組成，如圖1所示。

FPGA選用XILINX公司的K7系列：XC7K480T-2FFG1156I，該芯片具有專用的LVDS差分邏輯接收通道，并且單邊沿LVDS接收速率可達(dá)到710MHz。ADC芯片選用E2V公司的EV10AQ190A，該芯片-3 dB輸入帶寬可達(dá)3.2 GHz，并可配置為4通道1.25 Gsps采樣，2通道2.5 Gsps采樣和1通道5 Gsps采樣，單通道功耗為1.4W。時鐘芯片選用的是HMC830LP6GE，其射頻帶寬為25MHz～3GHz，相位噪聲為-110dBc/Hz。ADC的時鐘輸入、數(shù)據(jù)輸出，時鐘芯片的時鐘輸出以及FPGA的數(shù)據(jù)輸入均為LVDS邏輯標(biāo)準(zhǔn)，所以ADC與時鐘芯片，ADC與FPGA可實(shí)現(xiàn)無縫連接。

圖1 硬件框圖

1.1 VCO外圍電路設(shè)計

HMC830LP6GE是業(yè)界非常優(yōu)秀的頻率源器件，領(lǐng)導(dǎo)級的相噪和雜散指標(biāo)為高性能的收發(fā)信機(jī)以及時鐘鏈路提供更優(yōu)秀的選擇，為了能夠把其頻綜用好、性能優(yōu)化好，在進(jìn)行電路設(shè)計時必須注意以下幾點(diǎn)。

1.1.1 參考時鐘阻抗設(shè)計

VCO的參考時鐘輸入pin 15需要有100Ω的電阻接地，這樣可以與芯片內(nèi)部的100Ω電阻并聯(lián)，從而使參考輸入的阻抗為50Ω，這樣就可以與VCO輸出50Ω阻抗匹配，減小了反射，提高了PLLVCO工作的穩(wěn)定性。

1.1.2 RF輸出的諧波抑制處理

VCO的RF輸出必須要進(jìn)行諧波抑制處理，最簡單的方法就是用濾波器濾掉諧波成分，基于微帶線的濾波器可以過濾大概30dB左右，LC濾波器可以過濾20～30dB左右，2個混合可以有50～60dB左右的抑制效果，價格低廉，比較理想。簡單的LC濾波器電路實(shí)現(xiàn)如圖2所示。

圖2 LC濾波器

1.1.3 PCB Layout注意事項

為了保證VCO能夠穩(wěn)定可靠工作，首先，PLL、VCO和Reference的電源最好分開，建議使用隔離度很好的線性電源模塊HMC860LP3供電；其次，引腳CP輸出為高頻的電流脈沖，容易受到外界的干擾。因此，最好環(huán)路的第一個電容應(yīng)該靠近CP引腳，引腳CP到引腳Vtune的距離盡可能近；最后，芯片下面的接地大焊盤推薦設(shè)計為25個過孔，實(shí)際散熱效果比16個過孔的溫升要低10 ℃。

1.2 ADC外圍電路設(shè)計

外圍電路的良好設(shè)計是該款A(yù)DC穩(wěn)定可靠工作的必要條件，主要包括電源濾波設(shè)計、時鐘輸入設(shè)計和數(shù)據(jù)輸入輸出設(shè)計等。

1.2.1 電源濾波設(shè)計

EV10AQ190A共有3種電源：VCC(3.3V)、VCCD(1.8V)和VCCO(1.8V)，所有的供電都應(yīng)該在電源供電處盡可能近的地方通過220pF和33nF的電容并聯(lián)到地進(jìn)行去耦濾波，為了保證濾波效果，各個電容的數(shù)量至少要滿足如表1所示的要求。

表1 濾波電容數(shù)量要求

1.2.2 數(shù)據(jù)輸入輸出設(shè)計

高速ADC的設(shè)計需要使用阻抗匹配來消除信號反射，保證信號的完整性。

ADC的輸入可以有2種模式，分別是交流耦合模式和直流耦合模式，其中直流耦合要求輸入數(shù)據(jù)的共模電壓為1.6V。本文采用的是交流耦合。

ADC的輸出阻抗為100Ω，在本設(shè)計中，高速ADC的采樣輸出信號被接入XILINX公司的XC7K480T-2FFG1156I中，由于此芯片可以在片內(nèi)進(jìn)行特性阻抗匹配，所以不需要額外的外接電阻。

1.2.3 時鐘輸入設(shè)計

時鐘輸入可以為單端模式或差分模式，但必須為交流耦合輸入。如果采用單端模式。管腳CLKN需要通過50Ω的連接至地。為了充分保證ADC穩(wěn)定性，本文采用的差分模式。

1.3 高速PCB設(shè)計

由于ADC的采樣率高達(dá)5GHz，所以該系統(tǒng)的PCB設(shè)計至關(guān)重要[7]。首先，VCO為ADC提供的高頻差分采樣時鐘信號必須嚴(yán)格等長，且應(yīng)盡量與板上其他時鐘信號及潛在干擾信號保持安全距離；其次，ADC的輸出為44對高速差分信號，差分對之間的長度誤差應(yīng)控制在5mil之內(nèi)，并保證每一差分布線層均有完整的參考地平面且臨近信號線的間距要滿足3W原則[8]；最后，為給各個芯片提供穩(wěn)定均勻的供電，各個電源模塊應(yīng)做好濾波與接地工作。另外，高速芯片的電源濾波電容應(yīng)盡可能靠近電源引腳，可以大幅降低系統(tǒng)噪聲。信號完整性設(shè)計與電源完整性設(shè)計是高速電路設(shè)計的關(guān)鍵[9-10]。

2 FPGA軟件設(shè)計

FPGA軟件設(shè)計主要包括3部分：VCO控制設(shè)計、ADC控制設(shè)計以及ADC采樣設(shè)計。

2.1 VCO控制設(shè)計

FPGA通過SPI接口(csn、sdio、sclk和sdo)對VCO進(jìn)行參數(shù)控制，其中，csn：片選信號；sdio：串行輸入數(shù)據(jù)線；sclk：串行配置時鐘，最高為50MHz；sdo：串行輸出數(shù)據(jù)線。配置寫時序如圖3所示，/WR為讀寫控制位，低電平為寫信號，a5～a0為6位配置地址，d23～d0為24位配置數(shù)據(jù)。

圖3 VCO配置寫時序

根據(jù)本系統(tǒng)對采樣時鐘的設(shè)計需求以及VCO寄存器配置順序，HMC830LP6GE的上電寄存器初始化順序及內(nèi)容如表2所示，在參考時鐘為40MHz的條件下，依據(jù)表2，利用FPGA編程，對VCO進(jìn)行寄存器進(jìn)行寫操作配置，穩(wěn)定后，VCO輸出2.0GHz的差分采樣時鐘。

表2 VCO寄存器配置

2.2 ADC控制設(shè)計

與VCO控制類似，F(xiàn)PGA亦通過SPI接口(csn、sdio、sclk和sdo)對ADC進(jìn)行參數(shù)控制，其中csn：片選信號；sdio：串行輸入數(shù)據(jù)線；sclk：串行配置時鐘，最高為20MHz；sdo：串行輸出數(shù)據(jù)線。配置寫時序如圖4所示。WR為讀寫控制位，高電平表示寫信號，a6～a0為6位配置地址，d15～d0為16位配置數(shù)據(jù)。根據(jù)設(shè)計要求，利用FPGA編程，將地址為0x01的寄存器數(shù)據(jù)配置為0x10B，配置完成后，ADC將工作于單通道(通道D)采樣模式下。

圖4 ADC配置時序

2.3 ADC采樣設(shè)計

對于高速采樣系統(tǒng)，ADC采樣設(shè)計是關(guān)鍵也是難點(diǎn)。FPGA與ADC采用源同步方式接口[11-12]，時鐘和數(shù)據(jù)傳輸路徑的延時如圖5所示，受工藝(P)、電壓(V)和溫度(T)等因素的影響，時鐘與數(shù)據(jù)的相對延時在一定范圍內(nèi)變化。所以，時鐘數(shù)據(jù)存在不確定性窗口。對于-2級的芯片，不確定窗口約為1ns，當(dāng)數(shù)據(jù)速率大于1GHz左右時，時間不確定窗口大于數(shù)據(jù)周期，需要動態(tài)調(diào)整相對延時，動態(tài)調(diào)整的復(fù)雜性高，可靠性較低。

圖5 時鐘數(shù)據(jù)傳輸延時示意

在配置為單通道采樣時，EV10AQ190A自身具備1∶4的串并轉(zhuǎn)換功能，但在高速采樣下，串并轉(zhuǎn)換后的速率仍然較高，為滿足FPGA的處理能力，本文將ADC的采樣數(shù)據(jù)再次進(jìn)行1∶4的串并轉(zhuǎn)換，ADC與FPGA的數(shù)據(jù)、時鐘接口如圖6所示。首先，通過調(diào)整每路采樣時鐘和采樣數(shù)據(jù)的相對延時，將不確定窗口放在數(shù)據(jù)中間，以保證時鐘的最佳采樣；其次，以D路采樣為參考，調(diào)整A、B和C三路與其時鐘、數(shù)據(jù)對準(zhǔn)；最后，經(jīng)PLL得到全局時鐘，其將作為16路并行采樣數(shù)據(jù)的處理時鐘。

圖6 ADC與FPGA接口

3 系統(tǒng)測試及分析

ADC的模擬輸入端輸入1GHz的正弦模擬信號，ADC的采樣時鐘為4GHz，ADC配置為1∶4輸出模式。按照圖6所示的FPGA與ADC接口方式，在ISE中用在線示波器即ChipScope捕獲16路并行數(shù)據(jù)，如圖7所示，其中并行采樣時鐘為250MHz。

圖7 ADC并行16路采樣數(shù)據(jù)

將圖7中的數(shù)據(jù)導(dǎo)出，并在Matlab中進(jìn)行并串轉(zhuǎn)換，得到采樣率為4GHz原始模擬信號采樣波形，取其中50點(diǎn)，如圖8所示，信號頻譜如圖9所示。

圖8 16∶1并串轉(zhuǎn)換波形 圖9 采樣信號頻譜

從圖8和圖9可以看出，在采樣率為4GHz下，ADC采樣數(shù)據(jù)很好地再現(xiàn)了1GHz模擬輸入信號，采樣信號平滑，沒有毛刺，驗(yàn)證了本系統(tǒng)方案的可行性、正確性。

4 結(jié)束語

本文基于軟件無線電的思想，利用FPGA、高速ADC以及VCO實(shí)現(xiàn)了高速A/D轉(zhuǎn)換系統(tǒng)，相比較于傳統(tǒng)低速A/D轉(zhuǎn)換系統(tǒng)，本文的難點(diǎn)在于：高速ADC與FPGA之間的高速數(shù)據(jù)傳輸設(shè)計、并行處理技術(shù)、低抖動，低相噪的高速ADC采樣時鐘設(shè)計[13]以及高速電路的信號完整性設(shè)計。通過實(shí)際測試驗(yàn)證了本系統(tǒng)方案在高速采樣下的可行性、穩(wěn)健性，滿足設(shè)計要求，并已經(jīng)應(yīng)用于實(shí)際工程。本系統(tǒng)在雷達(dá)、數(shù)據(jù)采集以及全數(shù)字化超寬帶通信系統(tǒng)等領(lǐng)域具有廣闊的應(yīng)用前景。

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王利平 男，(1983—)，工程師。主要研究方向：高速調(diào)制解調(diào)技術(shù)。

桑會平 男，(1973—)，高級工程師。主要研究方向：數(shù)字通信技術(shù)。

The Design and Implementation of High Speed A/D Conversion System

WANG Li-ping，SANG Hui-ping

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

Software defined radio (SDR) is praised as a revolution in the development of wireless communication which can make wireless communication systemhave good commonality and flexibility.The ADC chip is the conversion bridge between the analog signals and digital signals.Thehigh speed ADC plays an important role in the wireless communication system of SDR,one of the key problems to realize SDR is to solve A/D conversion problem.EV10AQ190A is a new type,high speed andhigh performance ADC device introduced by E2V Company.Based on the idea of SDR,ahigh speed A/D conversion system based on thehardware platform usinghigh speed ADC and FPGA is implemented,whichhas a broad application prospects,the principle ofhardware and software and some results of program are introduced.The practice proves that the system parameters meet the design requirements.The system is reliable and flexible,andhas certain universality.

software defined radio；EV10AQ190A；A/D conversion；high speed ADC

10.3969/j.issn.1003-3106.2016.11.20

王利平,桑會平.高速A/D轉(zhuǎn)換系統(tǒng)的設(shè)計與實(shí)現(xiàn)[J].無線電工程,2016,46(11):79-82.

2016-08-12

國家高技術(shù)研究發(fā)展計劃(“863”計劃)基金資助項目(2013AA122105)。

TN911

A

1003-3106(2016)11-0079-04