一種極低功耗自偏置CMOS帶隙基準(zhǔn)源

黑龍江大學(xué)電子工程學(xué)院 呂 陽(yáng) 王春雷 朱 杰 邱成軍

一種極低功耗自偏置CMOS帶隙基準(zhǔn)源

黑龍江大學(xué)電子工程學(xué)院 呂 陽(yáng) 王春雷 朱 杰 邱成軍

基于CMSC 0．18um CMOS工藝，設(shè)計(jì)了一種自偏置結(jié)構(gòu)帶隙基準(zhǔn)源，利用自偏置結(jié)構(gòu)能夠省略啟動(dòng)電路。所有MOS管工作在亞閾值范圍，電路總功耗能夠降低到nA級(jí)。利用華大九天Aether軟件驗(yàn)證平臺(tái)，仿真結(jié)果表明，電路最低工作電源電壓為0．8V，在-40-80度之間，溫度系數(shù)27ppm/℃。在溫度27℃、電源電壓0．8V時(shí)，輸出基準(zhǔn)電壓為543mV，低頻電源電壓抑制比為90dB，高頻為46dB，功耗僅為4．2nW，電路面積為0．05mm。

帶隙基準(zhǔn)源；低功耗；自偏置

0 引言

在模擬電路、射頻電路和數(shù)字系統(tǒng)中，帶隙基準(zhǔn)電路是一個(gè)基本的電路模塊，被廣泛應(yīng)用于A/D轉(zhuǎn)換器、電壓比較器、LDO、PLL等電路中[1]。而且隨著便攜式電子產(chǎn)品的迅速發(fā)展，功耗成為現(xiàn)代集成電路產(chǎn)品的關(guān)鍵性能之一，所以設(shè)計(jì)一種低功耗帶隙基準(zhǔn)電路具有重要意義。相對(duì)于傳統(tǒng)帶隙，電路中存在運(yùn)放，很難使帶隙電路的功耗降低到nA級(jí)，所以本文基于Oscar E.Mattia和Hamilton Klimach[5]等人所設(shè)計(jì)的自偏置帶隙基準(zhǔn)電路的基礎(chǔ)上，利用NMOS管和PMOS管構(gòu)成的兩個(gè)自偏置結(jié)構(gòu)[2]，提出了一種新的電路結(jié)構(gòu)，本課題帶隙基準(zhǔn)電路的功耗可以低至4.2nW，同時(shí)也具有很高的電源電壓抑制比。

圖1 帶隙基準(zhǔn)整體電路圖

1 帶隙基準(zhǔn)電路結(jié)構(gòu)和原理

我們采用的低功耗自偏置CMOS帶隙基準(zhǔn)源結(jié)構(gòu)[5]如圖1所示，在該電路結(jié)構(gòu)中，雙極型晶體管的結(jié)電壓由兩個(gè)NMOS管M1、M2柵源電壓鉗制，流經(jīng)雙極型晶體管的發(fā)射極電流由M9和M8形成的電流鏡結(jié)構(gòu)決定。因此，可以適當(dāng)設(shè)計(jì)M8、M9管的電流比例，以及M1管和M2管的寬長(zhǎng)比，就能夠得到一個(gè) 非零的平衡點(diǎn)，從而可以對(duì)具有負(fù)溫度系數(shù)的 BJT和具有正溫度系數(shù)的MOSFET 進(jìn)行線性疊加，來(lái)產(chǎn)生一個(gè)與溫度無(wú)關(guān)的基準(zhǔn)輸出電壓。M13、M14管為dummy管，為了后續(xù)版圖的匹配。

1.1 PTAT電壓

根據(jù)ACM MOSFET的模型，工作在亞閾值區(qū)域的MOS管漏極電流可以表示為：

如電路圖1所示，PTAT電壓由兩對(duì)self-cascode (SC)結(jié)構(gòu)產(chǎn)生，這兩對(duì)SC結(jié)構(gòu)由M2、M4、M6和M3、M5、M7晶體管組成。所以可以得到：

因此，利用公式(1)和公式(2)可以得到公式(3)：

從公式中我們可以看出，PTAT電壓為對(duì)數(shù)函數(shù)關(guān)系，相對(duì)變化比較小，如果要需要一個(gè)高溫度梯度，應(yīng)需串聯(lián)多個(gè)SC結(jié)構(gòu)，總PTAT電壓是由M2、M4和M6漏源電壓的總和提供。如公式(4)所示：

根據(jù)實(shí)際情況，通過(guò)調(diào)整流經(jīng)每個(gè)器件的電流和尺寸比適當(dāng)?shù)卦O(shè)計(jì)公式里面的比例常數(shù)。

1.2 VE分壓電路和BJ T偏置電路

晶體管的發(fā)射極電流IE由公式(7)給出：

其中ISE是反向飽和電流，VE是發(fā)射極-基極電壓，m是坡度因子。

從公式(7)中可以看出，發(fā)射極電壓依靠工藝參數(shù)，這個(gè)參數(shù)設(shè)置了電路的平衡點(diǎn)，即MOSFET的閾值電壓VT0和電流密度ISQ和結(jié)反向飽和電流ISE。

1.3 基準(zhǔn)電壓源

所以根據(jù)公式(6)和公式(4)就可以得到基準(zhǔn)電壓公式(9)：

2 仿真結(jié)果

采用CSMC 0.18um工藝庫(kù)，利用華大九天公司Aether工具對(duì)電路進(jìn)行功耗、線性度、溫度系數(shù)和電源抑制比仿真。電路功耗和輸出電壓的仿真結(jié)果如圖2所示，由圖2可知，帶隙的最低開(kāi)啟電壓為0.8V，此時(shí)的輸出電壓為0.545V，當(dāng)電源電壓為1.8V時(shí)，輸出0.550V，所以線性度為3683ppm/°V，消耗總電流僅為5.26nA。

圖2 功耗和線性度仿真圖

當(dāng)溫度在-40℃-80℃范圍內(nèi)變化，輸出電壓隨溫度變化的情況分別如圖3和圖4所示，圖3和圖4的電源電壓分別為0.8V和1.8V，因此可計(jì)算出溫度系數(shù)都為27ppm/℃。

圖3 0.8V電源電壓下溫度系數(shù)仿真圖

圖4 1.8V電源電壓下溫度系數(shù)仿真圖

對(duì)電路進(jìn)行交流仿真，可以得到帶隙的電源電壓抑制比仿真結(jié)果圖，如圖5和圖6所示，對(duì)于一般的帶隙基準(zhǔn)電路，電源抑制比要求在60dB以上就滿足要求。圖5為0.8V電源電壓下，溫度系數(shù)的仿真圖，低頻時(shí)，可以達(dá)到-90dB，高頻時(shí)，-44dB。當(dāng)電源電壓增大到1.8V時(shí)，電源抑制比基本不變。本文設(shè)計(jì)的帶隙在功耗上小于其他文獻(xiàn)，如表1所示。圖7是本文帶隙基準(zhǔn)電路的版圖。

圖5 0.8V電源電壓下電源抑制比仿真圖

圖6 1.8V電源電壓下電源抑制比仿真圖

表1 于其他文獻(xiàn)對(duì)比

圖7 版圖

3 結(jié)論

設(shè)計(jì)了一種適用于低功耗SOC系統(tǒng)和移動(dòng)電子產(chǎn)品的帶隙基準(zhǔn)模塊，基于CSMC 0.18um工藝庫(kù)。使電路的所有MOS管都工作在亞閾值區(qū)域來(lái)降低功耗，采用華大九天Aether模數(shù)驗(yàn)證平臺(tái)，結(jié)果證明，電源電壓0.8V時(shí)，整個(gè)電路的功耗僅為4.26nW，而且低頻電源電壓抑制比能達(dá)到-90dB。

[1]鄒勤麗,湯曄．一種低功耗無(wú)運(yùn)放的帶隙基準(zhǔn)電壓源設(shè)計(jì)[J]．電子與封裝,2015,02:22-24+32．

[2]Lee,E K F．Low voltage CMOS bandgap references with temperature compensated reference current output[J]．Circuits and Systems (ISCAS),Proceedings of 2010 IEEE International Symposium on,2010．1643-1646．

[3]Dalton Colombo, Felipe Werle, Gilson Wirth,Sergio Bampi．A CMOS 25．3×10-6℃-1 Bandgap Voltage Reference using Self-Cascode Composite Transistor[J]．IEEE． 2012．

[4]李燕霞，龔敏，高博．基于0．18um的無(wú)電阻無(wú)運(yùn)放低功耗帶隙基準(zhǔn)源設(shè)計(jì)[J]．電子與封裝，2015,01:24-27．

[5]Oscar E Mattia, Hamilton Klimach．0．7V,8 nW,9 ppm/℃ Resistorless Sub-Bandgap Voltage Reference in 0．18 μmCMOS [J]．2014．

[6]Leung K．N．,Mok P．K．T．, “A Sub-1-V 15 ppm/℃CMOS Bandgap VoltageReference Without Requiring Low Threshold Voltage Device．”[J]IEEE Journal of Solid-State Circuit． 2002;37(4):526-530．

呂陽(yáng)（1991-），黑龍江黑河人，黑龍江大學(xué)，碩士。

王春雷（1992-），黑龍江肇東人，黑龍江大學(xué)，碩士。

朱杰（1992-），女，黑龍江大慶人，黑龍江大學(xué)，碩士。

表1 LDO的性能參數(shù)

3 結(jié)論

VCCS模塊采用極小的片內(nèi)電容（本設(shè)計(jì)采用的是0.9pF電容）產(chǎn)生零點(diǎn)，從而穩(wěn)定整個(gè)LDO反饋回路。本設(shè)計(jì)的LDO輸入電壓為1.2V，輸出電壓為1.8V，最大負(fù)載電流30mA，環(huán)路帶寬1MHz，相位裕度大于40°，片上補(bǔ)償電容為0.9pF，輸出電容為1nF,LDO本身功耗為112μA。本方法有效的減小了版圖面積，降低了生產(chǎn)成本。

參考文獻(xiàn)

[1]C．Simpson．Linear and Switching VoltageRegulator Fundamentals．National Semiconductor Application Note,1999．

[2]范華,馮全源．基于LDO穩(wěn)壓器的運(yùn)放設(shè)計(jì)[J]．半導(dǎo)體學(xué)報(bào),2005,26(10):354-360．

[3]F．Good enough．Low dropout linear regulators． Electronic Design,1998,5(3):65-77．

作者簡(jiǎn)介：

胡冰妍（1991—），女，吉林四平人，工作單位吉林大學(xué)電子科學(xué)與工程學(xué)院，碩士研究生在讀。

常玉春（1973—），男，吉林長(zhǎng)春人，工作單位吉林大學(xué)電子科學(xué)與工程學(xué)院，職稱教授，博士生導(dǎo)師。

李海彬（1991—），男，安徽界首人，吉林大學(xué)電子科學(xué)與工程學(xué)院，碩士研究生在讀。

邱成軍（1965-），男，黑龍江哈爾濱人，黑龍江大學(xué)教授、博士。