超低功耗亞閾值CMOS電壓基準設計

深圳大學信息工程學院 姜 梅 黎永泉 楊 智

超低功耗亞閾值CMOS電壓基準設計

深圳大學信息工程學院 姜 梅 黎永泉 楊 智

文章提出了一種采用標準CMOS工藝，基于不同閾值器件的閾值差原理實現的超低功耗電壓基準電路。電路實現了213mV的低基準電壓輸出，在原有亞閾值電路研究的基礎上，添加超低功耗運放電路，降低了輸出電壓的線性調整率。電路中所有器件都工作在亞閾區，實現了超低功耗，在0．8V工作電壓溫度190℃時的功耗僅為80nW。在20至190℃范圍內，平均溫度系數約為16．5ppm/℃，在0．8到4V工作電壓范圍內，線性調整率為0．044%/V。電源抑制比為73dB@100Hz，核心電路版圖面積約為0．0144mm2。

亞閾值；CMOS電壓基準；超低功耗；高電源抑制比

0 引言

隨著物聯網以及可穿戴醫療產品市場的發展，對低功耗集成電路設計帶來了嚴峻的挑戰。低功耗設計在便攜設備中很受青睞，例如植入式醫療電子產品，個人手機，傳感器網絡和能量收集系統。工作在亞閾區的MOS器件可以減少系統的能量消耗，尤其是在電壓基準電路中。但是，工作在亞閾區的MOS器件對工藝角以及環境條件的變化會更加敏感，對于電路設計者來說，設計出良好性能的亞閾電路是一個不小的挑戰[1]-[5]。

本文首先介紹了亞閾值電壓基準電路的基本原理，并對此做了詳細的器件參數特性分析，進而提出了一個具有更低溫度系數、更高電源抑制比、低功耗的可用于便攜設備系統中的電壓基準電路。

1 亞閾值電壓基準電路工作原理

由電流偏置和電壓偏置兩部分組成的基本亞閾值電壓基準電路如圖1所示。圖中所有器件都工作在亞閾區，其中高閾值器件M1和標準閾值器件M2、M3構成了電流偏置電路，產生一個正溫系數的電流IP2，然后此電流被鏡像到后級二極管連接的電壓偏置電路中，產生了基準電壓[5]。

圖1 電壓基準電路原理圖

工作在亞閾區的CMOS器件的I-V特性可表示為如下形式[1]：

其中VTH(T0)為閾值電壓參考值(T0≈300.15 °k)，VBS為襯底與源端之間的電壓，其中溫度系數kt1和kt2為負值。

其中：

在電壓偏置子電路中，IP2鏡像給了IP3，所以IP3類似IP2的亞閾值電流表達式。即圖1中基準電壓VREF的溫度特性只和熱電勢VT以及器件閾值VTH有關。利用零溫系數的條件，最終的基準電壓表達式如下：

根據亞閾值斜率因子特性，m4約等于Δm，中輸出電壓可簡化近似為不同閾值器件的閾值差。考慮到器件的襯偏效應和亞閾值斜率因子的近似性，最終的輸出電壓小于理論計算的閾值電壓差值。

2 高性能亞閾值電壓基準電路

由于亞閾值電壓基準電路中使用了自偏置電流子電路，容易存在零狀態簡并點，所以電路正常工作還需要添加啟動電路。完整的帶有啟動電路和運放鉗位的電壓基準電路如圖2所示。電路主要由三部分組成，包括啟動電路，電流偏置子電路以及基準電壓子電路。

圖2 改進后亞閾值基準電壓電路原理圖

其中啟動電路利用M14的MOS電容上電充電作用，令M15導通，將電路PMOS電流鏡電壓拉低使其導通，從而將電路拉出零電流偏置狀態，讓電路正常工作。電流偏置子電路中添加運放電路，改進M5與M6的電流鏡像能力，從而降低電路的線性調整率，相比無運放電路，線性調整的性能提高一個數量級。電流偏置子電路和基準電壓子電路工作原理如第一部分所述，最終電路輸出接近零溫系數的基準電壓VREF。

3 仿真結果

采用華潤上華0.18um混合信號CMOS工藝實現的版圖如下圖3所示，包含PAD的整體面積為0.09mm2。

基于華大九天Aether集成電路設計平臺，得到基準電壓版圖后仿真的一系列結果如下：

如圖4所示，為室溫下輸出基準電壓與工作電壓關系曲線，在0.8至4V電壓范圍內，輸出為213mV，變化約為0.3mV，達到了0.044%/V的線性調整率；圖5為工作溫度范圍內消耗電流與工作電壓的關系，可看到消耗電流變化為2-70nA，且與電壓基本無關，與溫度成一定的正相關；圖6為不同工作電壓下，輸出電壓的溫度特性曲線，可得到平均的溫度系數約為16.5ppm/℃；圖7為啟動時間與工作電壓關系曲線，可看到0.8V電壓時啟動時間約為12mS，其他較高電壓時，啟動時間約為4mS；圖8為輸出基準電壓的電源抑制比曲線，在接1pF負載電容情況下，低頻處達到了73dB，由于采用低功耗運放，在5KHz頻率附近產生了peaking現象，此處的電源抑制比最小。約為38dB。

圖3 電壓基準電路版圖

圖4 輸出基準與電源電壓關系圖

圖5 不同電壓下消耗電流溫度曲線圖

圖6 不同電壓下輸出基準電壓溫度曲線圖

圖7 不同電壓下啟動時間曲線圖

圖8 輸出基準電壓電源抑制比@VDD=2V

4 結論

本文基于0.18umCMOS混合信號工藝實現了一個超低功耗，高電源抑制比，低溫度系數的電壓基準，電路中全部器件都工作在亞閾區。使用低壓低功耗運放減小了電路的線性調整率。最大的電流消耗約為70nA。此電路可應用于便攜系統的處理器或者電源管理芯片中，比如手機，植入式醫療設備和智能傳感器網絡系統。

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圖3.2 各個電源電壓下的效率匯總

4 結語

本文設計了一個超低功耗高效率的BUCK型能量收集芯片。該能量收集芯片在CSMC 0.35μm CMOS工藝下進行電路設計和版圖設計。仿真顯示，在工作電壓為5.5V時，電路欠壓時功耗為360nA，在無負載正常輸出時功耗為530nA，峰值效率為96%。

參考文獻

[1]．楊陽．適用于無線體域網的微能量采集電路設計[D]．華中科技大學,2013．

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[5]Bazes M．CMOS complementary self-biased differential amplifier with rail-to-rail common-mode input-voltage range: U．S．Patent 4,958,133[P]．1990-9-18．

姜梅（1976-），女，深圳大學信息工程學院講師，碩士生導師。

黎永泉（1991-），男，深圳大學信息工程學院集成電路工程專業研究生，主要研究低功耗電源管理芯片系統建模與實現。

楊智（1989-），男，深圳大學信息工程學院集成電路工程專業研究生，主要研究低功耗電源管理芯片系統設計。