CPCIe X1適配卡的關(guān)鍵技術(shù)

秦 濤，周 強(qiáng)，劉亞斌

（北京航空航天大學(xué) 自動(dòng)化科學(xué)與電氣工程學(xué)院，北京100191）

0 引 言

PCI Express（PCIe）總線(xiàn)是繼傳統(tǒng)PCI總線(xiàn)后新興的第三代I／O 總線(xiàn)標(biāo)準(zhǔn)，其單個(gè)收發(fā)通道的傳輸速率可高達(dá)2.5Gbps，未來(lái)可達(dá)到5.0Gbps。PCI Express總線(xiàn)的突出特點(diǎn)是以協(xié)議替代了傳統(tǒng)的同步或異步時(shí)序邏輯總線(xiàn)接口，具有傳輸速率高、節(jié)省硬件資源、無(wú)串?dāng)_、無(wú)碼間干擾、無(wú)信號(hào)偏移、無(wú)直流偏置等突出特點(diǎn)［1］。

CompactPCI Express（CPCIe）繼承和保留了Compact－PCI的傳統(tǒng)技術(shù)優(yōu)勢(shì)，采用了高可靠歐卡結(jié)構(gòu)，改善了散熱，提高了抗振動(dòng)和耐沖擊能力。同時(shí)，CPCIe兼容PCI Express總線(xiàn)的全部接口協(xié)議，采用2mm 密度的高速針孔連接器替代PCI Express中的金手指式互連方式，進(jìn)一步提高了可靠性［2］，保持了高速差分信號(hào)完整性。

由于CPCIe采用了歐洲卡的結(jié)構(gòu)規(guī)范，致使CPCIe功能卡在機(jī)箱中的布置非常緊湊，幾乎無(wú)法方便地進(jìn)行相關(guān)的測(cè)試、調(diào)試和開(kāi)發(fā)工作。同時(shí)，CPCIe相關(guān)的控制器和機(jī)箱比較昂貴，構(gòu)建一套CPCIe平臺(tái)的成本高。

因此，非常有必要在PCIe環(huán)境下為各種CPCIe功能卡提供一個(gè)既符合接口協(xié)議、成本低廉，又便于測(cè)試、調(diào)試和開(kāi)發(fā)的適配卡。

1 適配卡設(shè)計(jì)

CPCIe X1適配卡結(jié)構(gòu)如圖1所示。利用該適配卡可以實(shí)現(xiàn)在工控機(jī)或臺(tái)式機(jī)的PCI Express X1、X4、X8、X16總線(xiàn)擴(kuò)展槽中對(duì)CPCIe X1 各種功能卡的測(cè)試、調(diào)試和開(kāi)發(fā)。從而為CPCIe功能卡提供了一個(gè)既符合PCIe協(xié)議、成本低廉，又便于測(cè)試、調(diào)試和開(kāi)發(fā)的環(huán)境。

圖1 CPCIe X1至PCIe X1適配卡結(jié)構(gòu)

該適配卡主要由以下6 部分組成：阻抗控制PCB 板、轉(zhuǎn)接PCB板、CPCIe電源插座、CPCIe信號(hào)插座、PCIe X1金手指接口和擋板。CPCIe電源插座是一個(gè)彎針插座，實(shí)際上就相當(dāng)于CPCI Express標(biāo)準(zhǔn)中的XJ4插座，而CPCIe信號(hào)插座是一個(gè)直針插座，實(shí)際上就相當(dāng)于CPCIe標(biāo)準(zhǔn)中的XJ3插座。

阻抗控制PCB板設(shè)計(jì)成L 形，下部不只有PCIe X1金手指接口，左側(cè)可以安裝擋板，便于固定。阻抗控制PCB板L 形缺口位置恰好預(yù)留出空間可以插入CPCIe轉(zhuǎn)接板，同時(shí)也有效縮短了轉(zhuǎn)接過(guò)程中信號(hào)線(xiàn)的物理長(zhǎng)度，降低了信號(hào)衰減。阻抗控制PCB 板其余尺寸規(guī)格均符合PCIe接口卡標(biāo)準(zhǔn)要求。

適配卡結(jié)構(gòu)中設(shè)計(jì)有轉(zhuǎn)接PCB 板，其主要原因是通用的CPCIe電源插座只有直針形式，尚無(wú)彎針形式。因此，只能采用一個(gè)轉(zhuǎn)接PCB板將直針CPCIe電源插座和L 形的阻抗控制PCB板進(jìn)行電氣和機(jī)械連接。

PCIe X1金手指接口位于阻抗控制PCB板的下部邊緣，用于與PCIe X1插槽進(jìn)行物理連接，傳遞信號(hào)和電源。CPCIe信號(hào)插座位于阻抗控制PCB板的上部邊緣，采用2mm密度的高速針孔連接器，用于與CPCIe X1 中的XP3 信號(hào)插頭進(jìn)行物理連接，傳遞信號(hào)。CPCIe電源插座安裝在轉(zhuǎn)接PCB板上，用于與CPCIe X1中的XP4電源插頭進(jìn)行物理連接，傳遞電源。阻抗控制PCB 板是一個(gè)典型的4層阻抗控制電路板，用以高速、低損耗、短距離地傳輸PCI Express X1金手指接口中的低擺幅差分信號(hào) （典型的如LVDS信號(hào)）至CPCIe信號(hào)插座。阻抗控制PCB板疊層設(shè)計(jì)如圖2所示。

由于PCIe總線(xiàn)采用了高速低擺幅差分信號(hào)，理論傳輸速率高達(dá)2.5 Gb／s。因此，為了實(shí)現(xiàn)適配卡不影響PCIe X1至CPCIe X1中高速差分信號(hào)的傳輸質(zhì)量，保證其信號(hào)完整性，需要在設(shè)計(jì)之前對(duì)適配卡電氣特性提出相應(yīng)要求，在PCB布局布線(xiàn)設(shè)計(jì)后通過(guò)HyperLynx BoardSim 仿真對(duì)特性阻抗控制電路板進(jìn)行信號(hào)完整性分析，PCB 板加工生產(chǎn)后對(duì)關(guān)鍵信號(hào)線(xiàn)的特性阻抗進(jìn)行測(cè)量，最后再通過(guò)大量在線(xiàn)測(cè)試實(shí)驗(yàn)驗(yàn)證該設(shè)計(jì)是否可行。

圖2 阻抗控制PCB板疊層設(shè)計(jì)

2 電氣特性研究

PCIe X1總線(xiàn)采用了雙通道串行傳輸模式，每通道由兩對(duì)LVDS差分線(xiàn)對(duì)構(gòu)成，分別為發(fā)送TX 和接收RX，單向的數(shù)據(jù)傳輸速率可達(dá)2.5Gb／s。PCIe電氣規(guī)范定義了發(fā)送器和接收器驅(qū)動(dòng)特性，主要包括時(shí)鐘、阻抗和終結(jié)、DC共模電壓、ESD 保護(hù)、短路支持、差動(dòng)峰值電壓、差動(dòng)峰值到峰值電壓、AC耦合、相位偏移等特性。從信號(hào)完整性的角度看，最為關(guān)鍵的是收發(fā)差分鏈路的特性阻抗和線(xiàn)路損耗。

2.1 特性阻抗

對(duì)于適配卡相關(guān)的高速差分信號(hào)，若不能做好阻抗匹配設(shè)計(jì)，必定會(huì)引起傳輸線(xiàn)上信號(hào)的反射。要做到抑制反射干擾，要求在設(shè)計(jì)PCB時(shí)綜合考慮布局和布線(xiàn)，對(duì)于線(xiàn)型、線(xiàn)長(zhǎng)、線(xiàn)寬、線(xiàn)距需要做精細(xì)的設(shè)計(jì)。盡可能做到始端、負(fù) 載 阻 抗 和 終 端 的 阻 抗 匹 配［3－5］。

CPCIe規(guī)范要求高速差分信號(hào)線(xiàn)的差分特性阻抗為100 Ω±10Ω，信號(hào)線(xiàn)對(duì)參考地的單端特性阻抗為50Ω±10Ω。信號(hào)線(xiàn)的特性阻抗與PCB 板材、板層結(jié)構(gòu)、線(xiàn)寬、線(xiàn)距等密切相關(guān)。適配卡設(shè)計(jì)中選用了常用的FR－4材料，以求降低成本。由于PCB板采用了4層疊層結(jié)構(gòu)，只有頂層和底層用于布線(xiàn)，中間兩層為接地層，因此高速差分信號(hào)線(xiàn)均采用了微帶線(xiàn) （micro strip line）。微帶線(xiàn)特性阻抗計(jì)算公式如下

式 中：Z0——傳 輸 線(xiàn) 為 阻 抗，εr——材 料 的 介 電 常 數(shù)，H——參考層間距，W——走線(xiàn)寬度，T——走線(xiàn)高度。

為了能夠使阻抗控制PCB 板滿(mǎn)足特性阻抗要求，PCB布線(xiàn)設(shè)計(jì)中差分信號(hào)線(xiàn)線(xiàn)寬設(shè)計(jì)成5mil，差分信號(hào)線(xiàn)對(duì)中的兩條信號(hào)線(xiàn)的之間的間距設(shè)計(jì)為7mil，不同的差分信號(hào)線(xiàn)對(duì)之間的距離設(shè)計(jì)成至少大于20mil［6］。同時(shí)，設(shè)計(jì)中采用了蛇形走線(xiàn)方式實(shí)現(xiàn)差分信號(hào)線(xiàn)對(duì)的完全對(duì)稱(chēng) （等長(zhǎng)），典型蛇形走線(xiàn)方式如圖3、圖4所示。通過(guò)特性阻抗仿真計(jì)算軟件SI9000計(jì)算，可得到差分信號(hào)線(xiàn)的差分阻抗為101.8 Ω，單端阻抗為51.78Ω，可以滿(mǎn)足特性阻抗設(shè)計(jì)要求。

圖3 頂層差分信號(hào)線(xiàn)對(duì)蛇形走線(xiàn)設(shè)計(jì)

圖4 底層差分信號(hào)線(xiàn)對(duì)蛇形走線(xiàn)設(shè)計(jì)

2.2 線(xiàn)路損耗控制

CPCIe X1總線(xiàn)規(guī)范要求由發(fā)送器所驅(qū)動(dòng)的差動(dòng)峰值到峰值電壓VTX－DIFFp－p在800mV （最低）到1200mV （最高）之間；而接收器通過(guò)使用差動(dòng)接收器放大器來(lái)檢測(cè)差分鏈路上的電壓差值，接收器可檢測(cè)的差動(dòng)峰值到峰值電壓VRX－DIFFp－p在175mV （最低）到1200mV （最高）之間。

CPCIe X1總線(xiàn)鏈路的線(xiàn)路損耗可由發(fā)送器驅(qū)動(dòng)電壓和接收器接收電壓確定。發(fā)送器驅(qū)動(dòng)一個(gè)最低的800 mV 差動(dòng)峰值到峰值電壓VTX－DIFFp－p，接收器的靈敏度被設(shè)計(jì)成最低可檢測(cè)175mV 的差動(dòng)峰值到峰值電壓VRX－DIFFp－p，則允許的損耗VLOSS可用下式進(jìn)行計(jì)算

也就是允許的最大損耗為－13.2dB。

為了盡可能的降低線(xiàn)路損耗，CPCIe信號(hào)插座設(shè)計(jì)選用了ERNI 公司的專(zhuān)用2 mm 高速差分插座 （型號(hào)：204781）。該型號(hào)插座有30 個(gè)差分信號(hào)對(duì)，允許最高傳輸速率可達(dá)3.0Gb／s。而且其插入損耗小于1dB，差分信號(hào)接插件差分特性阻抗為100Ω。

同時(shí)，最為有效的降低線(xiàn)路損耗的方法是盡量減少適配卡中接收、發(fā)送高速差分線(xiàn)的布線(xiàn)長(zhǎng)度。阻抗控制PCB板中，PCI Express X1 金手指接口的位置由PCIe規(guī)范限定，因此CPCIe信號(hào)插座的設(shè)計(jì)位置直接影響到接收、發(fā)送高速差分線(xiàn)的布線(xiàn)長(zhǎng)度［7］。一方面，CPCIe信號(hào)插座應(yīng)盡量靠近PCIe X1金手指接口，也要保證阻抗控制PCB板具有一定的機(jī)械強(qiáng)度；另一方面，CPCIe電源插座和轉(zhuǎn)接PCB板也都制約了CPCIe信號(hào)插座的位置。設(shè)計(jì)中給出的CPCIe信號(hào)插座的位置，綜合考慮了上述因素，PCB 布線(xiàn)中也盡量縮短高速差分線(xiàn)的長(zhǎng)度。經(jīng)實(shí)際測(cè)量，發(fā)送差分線(xiàn)長(zhǎng)度約為2.44Inch （62.0 mm），接收差分線(xiàn)長(zhǎng)度約為2.22Inch （56.4mm）。

3 仿真分析

仿真分析是對(duì)適配卡設(shè)計(jì)進(jìn)行驗(yàn)證的有效手段之一，可以消除設(shè)計(jì)隱患，提高設(shè)計(jì)成功率。設(shè)計(jì)中選用Hyper－Lynx軟件作為適配卡高速PCB仿真工具［8－10］。

3.1 仿真模型與流程

仿真分析參考選用了XIO2001的IBIS模型作為仿真模型，XIO2001是一種單功能PCI Express X1至PCI的橋芯片，其中PCI Express X1 接 口 完 全 符 合PCI Express基 本規(guī)范修訂版2.0。

BoardSim 用于布線(xiàn)后快速地分析設(shè)計(jì)中的信號(hào)完整性問(wèn)題，利用HyperLynx進(jìn)行PCB板高速信號(hào)仿真的一般流程為：

（1）將＊.HYP 文 件 調(diào) 入HyperLynx 創(chuàng) 建 工 作 文 件＊.HYP；

（2）檢查調(diào)入PCB文件的疊層信息，如有必要可進(jìn)行修改；

（3）選擇需要的高速信號(hào)進(jìn)行仿真；

（4）選擇該信號(hào)的IBIS模型；

（5）將仿真示波器的探頭連接到信號(hào)線(xiàn)上，打開(kāi)仿真示波器，開(kāi)始對(duì)該信號(hào)進(jìn)行仿真。

3.2 損耗仿真

通過(guò)以上仿真步驟，將XIO2001中PCI Express X1的IBIS模型加載到適配卡阻抗控制PCB 板的差分信號(hào)對(duì)上，發(fā)送端和接收端信號(hào)仿真結(jié)果如圖5所示。

圖5 發(fā)送端和接收端信號(hào)波形

圖5中線(xiàn)1為發(fā)送端信號(hào)波形，線(xiàn)2為接收端信號(hào)波形。通過(guò)觀察示波器可知發(fā)送器差動(dòng)峰值到峰值電壓VTX－DIFFp－p＝830mV，接收器差動(dòng)峰值到峰值電壓VRX－DIFFp－p＝660mV，衰減損耗為－1.99dB，即鏈路具有1.99dB的損耗，滿(mǎn)足設(shè)計(jì)要求。

4 測(cè)試驗(yàn)證

在測(cè)試驗(yàn)證中，選用了具有CPCIe X1接口功能的實(shí)驗(yàn)卡，該實(shí)驗(yàn)卡采用Altera Cyclone IV 系列IP硬核實(shí)現(xiàn)PCIe X1總線(xiàn)接口功能。測(cè)試中先將適配卡插入工控機(jī)的PCIe X1接口中固定牢固 （如圖6所示），而后將CPCIe X1接口的實(shí)驗(yàn)卡再插入適配卡中。也就是通過(guò)適配卡將具有CPCIe X1接口的實(shí)驗(yàn)卡轉(zhuǎn)換為PCIe X1接口后插入具有PCI Express X1接口的工控機(jī)中進(jìn)行實(shí)驗(yàn)。具體實(shí)驗(yàn)配置如圖7所示。

圖6 適配卡插入PCIe X1接口

圖7 CPCIe X1實(shí)驗(yàn)卡和轉(zhuǎn)接卡的連接

將CPCIe X1實(shí)驗(yàn)卡、適配卡和工控機(jī)連接好后，工控機(jī)啟動(dòng)后能夠正常發(fā)現(xiàn)設(shè)備 （CPCIe X1 接口卡），如圖8所示；上位機(jī)能夠通過(guò)WinDriver對(duì)設(shè)備進(jìn)行正常的讀寫(xiě)寄存器以及數(shù)據(jù)發(fā)送和接收，如圖9所示。

測(cè)試驗(yàn)證結(jié)果表明，設(shè)計(jì)的CPCIe X1至PCIe X1適配卡能夠?qū)崿F(xiàn)在PCI Express X1插槽中對(duì)CPCI／PXI Express X1實(shí)驗(yàn)卡的測(cè)試、調(diào)試和開(kāi)發(fā)。

5 結(jié)束語(yǔ)

圖8 CPCIe X1接口卡設(shè)備信息

圖9 CPCIe X1數(shù)據(jù)發(fā)送和接收

本文設(shè)計(jì)、實(shí)現(xiàn)了一種CPCI Express X1 適配卡，通過(guò)HyperLynx BoardSim 進(jìn)行了信號(hào)完整性分析和實(shí)際測(cè)試實(shí)驗(yàn)驗(yàn)證。仿真分析和實(shí)驗(yàn)結(jié)果均表明該適配卡具有以下特點(diǎn)：在不影響PCI Express X1和CPCIe X1信號(hào)的質(zhì)量和功效的前提下，拓展了現(xiàn)有PCI Express X1插槽的應(yīng)用范圍，使其可以兼容CPCIe X1功能卡 （擴(kuò)展卡），大幅度降低CPCIe X1功能卡 （擴(kuò)展卡）開(kāi)發(fā)、測(cè)試、調(diào)試的難度和成本，結(jié)構(gòu)簡(jiǎn)單、使用非常方便，為CPCIe X1接口卡提供了一個(gè)既符合接口協(xié)議、成本低廉，又便于測(cè)試、調(diào)試和開(kāi)發(fā)的環(huán)境。

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