基于FPGA＋DSP的振動(dòng)主動(dòng)控制系統(tǒng)設(shè)計(jì)

董淑偉，鄭 賓，杜鵬飛

（1.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原030051；2.中北大學(xué) 山西省光電信息與儀器工程技術(shù)研究中心，山西 太原030051）

0 引 言

振動(dòng)主動(dòng)控制具有通用性較大、控制效果好等優(yōu)點(diǎn)，特別是對(duì)抑制低頻振動(dòng)以及隨機(jī)振動(dòng)具有無(wú)法比擬的優(yōu)點(diǎn)［1，2］。然而在實(shí)現(xiàn)中由于振動(dòng)信號(hào)頻率高、算法處理復(fù)雜及實(shí)時(shí)性要求高等特點(diǎn)，采用傳統(tǒng)的采集處理系統(tǒng)無(wú)法滿足要求，因此在實(shí)際應(yīng)用中需采用多個(gè)處理器協(xié)同的方法完成振動(dòng)主動(dòng)控制。

隨著電子技術(shù)和信息技術(shù)的飛速發(fā)展，各領(lǐng)域?qū)ο到y(tǒng)的采集和處理速度的要求越來(lái)越高，傳統(tǒng)的FPGA＋USB＋PC系統(tǒng)已無(wú)法滿足實(shí)際要求。而如果采用FPGA＋DSP的架構(gòu)，由于FPGA 運(yùn)算速度快且邏輯控制能力強(qiáng)，DSP復(fù)雜算法運(yùn)算能力強(qiáng)，通過(guò)對(duì)分別FPGA 和DSP進(jìn)行功能劃分，可以充分發(fā)揮各自的優(yōu)點(diǎn)；其次無(wú)需PC 機(jī)的介入，系統(tǒng)運(yùn)用起來(lái)會(huì)十分方便靈巧［3－5］。于是本文提出了一種FPGA＋DSP的協(xié)同處理架構(gòu)，很好地把兩者的優(yōu)點(diǎn)結(jié)合到一起，兼顧了速度和靈活性，能夠達(dá)到致動(dòng)器對(duì)控制目標(biāo)的實(shí)時(shí)控制，可以滿足實(shí)驗(yàn)要求。

1 系統(tǒng)整體設(shè)計(jì)

FPGA＋DSP構(gòu)成的處理系統(tǒng)結(jié)構(gòu)如圖1所示。FPGA主要完成外圍電路的時(shí)序控制和寄存器的配置，DSP 完成各種復(fù)雜算法處理［6，7］。當(dāng)系統(tǒng)完成配置正常工作后，模擬信號(hào)源經(jīng)過(guò)轉(zhuǎn)化率為40MPSP的A／D 轉(zhuǎn)化成數(shù)字信號(hào)，在FPGA 內(nèi)進(jìn)行簡(jiǎn)單處理后送入外部存儲(chǔ)器DDR 中進(jìn)行緩沖，當(dāng)DDR 存滿后，在FPGA 內(nèi)部定制的軟核處理器MicroBlaze通過(guò)指令讀取緩沖區(qū)的數(shù)據(jù)進(jìn)行簡(jiǎn)單處理，處理后的數(shù)據(jù)經(jīng)過(guò)EMIF接口送給DSP 進(jìn)行復(fù)雜算法處理，從中提取控制信息并將其送回FPGA，在FPGA 內(nèi)將其分成兩路，一路通過(guò)VGA 進(jìn)行顯示，另一路通過(guò)D／A 轉(zhuǎn)換成模擬信號(hào)驅(qū)動(dòng)致動(dòng)器對(duì)目標(biāo)進(jìn)行控制。

圖1 FPGA＋DSP處理系統(tǒng)結(jié)構(gòu)框架

2 系統(tǒng)定制與實(shí)現(xiàn)

采用Xilinx公司的XPS和SDK 工具包進(jìn)行基于FPGA的嵌入式開(kāi)發(fā)，其中系統(tǒng)架構(gòu)的搭建和外設(shè)IP核的設(shè)計(jì)在XPS中完成，板級(jí)支持包BSP 的創(chuàng)建和軟件代碼的設(shè)計(jì)在SDK 中完成。系統(tǒng)整體架構(gòu)如圖2所示，AXI總線控制器、DDR 控制器、RS＿232 外設(shè)核等由XPS 的工具定制，而A／D 和D／A 的外設(shè)IP核和與DSP通信的外設(shè)IP核是采用XPS中外設(shè)向?qū)砑拥摹?/p>

2.1 軟核處理器的定制

MicroBlaze軟核處理器的定制如圖3所示，MicroBlaze采用指令和數(shù)據(jù)空間分離的哈佛結(jié)構(gòu)，有32個(gè)32位通用寄存器，32位的地址總線可尋址空間4GB［8－10］。本設(shè)計(jì)中系統(tǒng)總線選用AXI System，時(shí)鐘頻率和參考時(shí)鐘都為100 MHz，片上存儲(chǔ)器由FPGA 內(nèi)嵌的BRAM 組成，大小設(shè)定為8KB。在添加I／O 接口欄中添加LED＿8bits、DIP＿Switchs＿4bits、RS＿232，其中RS＿232可用于系統(tǒng)調(diào)試和低速數(shù)據(jù)傳輸。對(duì)于I／O 設(shè)備的訪問(wèn)MicroBlaze處理器采用存儲(chǔ)器映射的方式，本設(shè)計(jì)采用高級(jí)可擴(kuò)展接口AXI4進(jìn)行存儲(chǔ)器訪問(wèn)。

圖2 系統(tǒng)整體架構(gòu)

2.2 DDR 控制器設(shè)計(jì)

差分形式的數(shù)據(jù)流在A／D 轉(zhuǎn)換器的外設(shè)核內(nèi)使用FPGA 原語(yǔ)將其轉(zhuǎn)換成單端信號(hào)，然后通過(guò)自制的adc＿to＿ddr總線送往DDR 控制器中。其中adc＿to＿ddr總線是從AXI4總線中截取的一部分，使用IBA 核連接到兩條總線上，然后用ChipScope Pro軟件觀察，可以發(fā)現(xiàn)AXI4總線中s＿axis部分的時(shí)序和adc＿to＿ddr總線的一樣。

由于數(shù)據(jù)流的速率非常快而且數(shù)據(jù)量大，如果采用指令或中斷的方法來(lái)傳輸字節(jié)信息，會(huì)造成大量CPU 的資源被占用，同時(shí)也容易造成數(shù)據(jù)丟失，而對(duì)于DMA 傳輸方式，由于可以使外設(shè)和存儲(chǔ)器不經(jīng)過(guò)CPU 直接進(jìn)行數(shù)據(jù)交換，且是由硬件電路直接實(shí)現(xiàn)，所以適用于本系統(tǒng)的高速數(shù)據(jù)傳輸［11，12］。

圖3 MicroBlaze軟核處理器的定制

在該控制器中先對(duì)數(shù)據(jù)流進(jìn)行乒乓操作，其仿真結(jié)果如圖4所示，然后觸發(fā)DMA 控制器向CPU 發(fā)出DMA 請(qǐng)求，CPU 響應(yīng)DMA 請(qǐng)求把總線控制權(quán)交給DMA 控制器并配置其存儲(chǔ)地址和傳送數(shù)據(jù)塊長(zhǎng)度等寄存器，執(zhí)行DMA傳送將數(shù)據(jù)流緩存到DDR2中，最后當(dāng)DMA 操作結(jié)束后又把總線控制權(quán)交還給CPU。

圖4 乒乓操作仿真結(jié)果

2.3 EMIF接口控制器設(shè)計(jì)

EIMF接口是DSP 的外部存儲(chǔ)器接口，通過(guò)對(duì)寄存器的設(shè)置可以將其配置成同步、異步等類(lèi)型的高速數(shù)據(jù)接口，可實(shí)現(xiàn)與外部存儲(chǔ)器的無(wú)縫連接［13－16］。本系統(tǒng)采用同步類(lèi)型的EMIF與FPGA 互連，通過(guò)在線邏輯分析儀可以觀察EMIF接口時(shí)序，如圖5所示。由于FPGA 和DSP 是跨時(shí)鐘域系統(tǒng)，需在FPGA 中添加異步FIFO 進(jìn)行數(shù)據(jù)緩存，其中寫(xiě)時(shí)鐘為FPGA 讀DDR 的時(shí)鐘，讀時(shí)鐘由DSP 提供的ce、awe、aoe信號(hào)組成。

圖5 DSP外設(shè)核的Analyzer仿真結(jié)果

在FPGA 和DSP 之間利用DMA 方式進(jìn)行數(shù)據(jù)傳輸，有利于提高數(shù)據(jù)傳輸?shù)耐掏铝俊PGA 控制DDR 進(jìn)行讀寫(xiě)，在讀操作下，當(dāng)FPGA 內(nèi)部FIFO 出現(xiàn)非空信號(hào)時(shí)，控制DSP的中斷管腳觸發(fā)全局中斷，外部數(shù)據(jù)通過(guò)EDMA轉(zhuǎn)存到DSP 內(nèi)部的RAM 中，當(dāng)數(shù)據(jù)傳輸完成后會(huì)觸發(fā)EDMA 完成中斷。數(shù)據(jù)在DSP中經(jīng)復(fù)雜算法處理后將處理后數(shù)據(jù)緩存到內(nèi)部RAM 中，再通過(guò)EDMA 方式經(jīng)過(guò)EMIF接口將處理后的數(shù)據(jù)傳回FPGA。

3 實(shí)驗(yàn)分析

本實(shí)驗(yàn)中DSP 芯片選用TI 公司的C600 系列TMS320DM642芯片，主頻為600MHz，EMIF接口工作時(shí)鐘為100MHz，數(shù)據(jù)總線寬度為64bit。FPGA 選用Xilinx公司的Spartan6系列的XC6SLX150T，內(nèi)部軟核處理器和AXI總線 的 工 作 頻 率 為100MHz。A／D 選 用 雙 通 道12bit 的ADC6222芯片，轉(zhuǎn)換率為65MSPS；D／A 選用雙通道16bit的AD9777芯片，轉(zhuǎn)換率為160MSPS。系統(tǒng)上電后MicroBlaze軟核對(duì)外設(shè)核進(jìn)行初始化并配置A／D 和D／A 的寄存器，A／D的采樣率采用50MHz，經(jīng)模數(shù)轉(zhuǎn)換后的數(shù)據(jù)流通過(guò)FPGA緩存和簡(jiǎn)單處理后發(fā)送給DSP進(jìn)行復(fù)雜算法處理，處理后的結(jié)果如圖6所示，最后將提取到的振動(dòng)控制信息發(fā)送給FPGA，經(jīng)D／A轉(zhuǎn)換成模擬信號(hào)驅(qū)動(dòng)致動(dòng)器對(duì)目標(biāo)進(jìn)行控制。

圖6 自由振動(dòng)控制曲線

對(duì)5片40mm×20mm×0.5mm 的PZT 在致動(dòng)器300V最大控制電壓條件下進(jìn)行實(shí)時(shí)采集控制，實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)可將20g振動(dòng)加速度下的振動(dòng)幅值降低30%。

4 結(jié)束語(yǔ)

本文設(shè)計(jì)了一種FPGA＋DSP 的振動(dòng)主動(dòng)控制系統(tǒng)，充分發(fā)揮了兩者的優(yōu)點(diǎn)，使速度和靈活性得到兼顧。在FPGA 內(nèi)部采用基于MicroBlaze處理器和AXI4總線的可編程SoC系統(tǒng)設(shè)計(jì)，通過(guò)軟硬件協(xié)同開(kāi)發(fā)使系統(tǒng)的吞吐量得到了優(yōu)化并縮短了開(kāi)發(fā)周期。采用工作頻率為400MHz的DDR2對(duì)數(shù)據(jù)流進(jìn)行緩沖，解決了數(shù)據(jù)速率高且數(shù)據(jù)量大的問(wèn)題，給復(fù)雜算法處理預(yù)留了足夠的時(shí)間；在FPGA 內(nèi)部設(shè)置乒乓操作，保證了FPGA 和DSP的協(xié)調(diào)工作，同時(shí)解決了不同時(shí)鐘域的問(wèn)題；FPGA 與DSP 之間使用DMA方式進(jìn)行數(shù)據(jù)傳輸，提高了數(shù)據(jù)傳輸吞吐量。實(shí)驗(yàn)測(cè)試結(jié)果表明，該振動(dòng)主動(dòng)控制系統(tǒng)可以穩(wěn)定可靠地工作。

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