基于模型設(shè)計的數(shù)字下變頻系統(tǒng)的實現(xiàn)

盧文濤，黃嵩人

（1.湘潭大學(xué) 物理與光電工程學(xué)院，湖南 湘潭411105；2.湖南進(jìn)芯電子科技有限公司，湖南 長沙410205）

0 引 言

采用專用的數(shù)字下變頻 （DDC）器件完成下變頻［1，2］，雖然具有性能穩(wěn)定，抽取比大等優(yōu)點，但是靈活性差、價格昂貴，不能充分體現(xiàn)軟件無線電的優(yōu)勢。FPGA 可以很好地解決這些問題，其在軟件無線電的研發(fā)中具有重要的作用。

基于Matlab的Simulink工具結(jié)合DSP Builder高級模塊庫進(jìn)行系統(tǒng)設(shè)計的方法已經(jīng)得到廣泛的應(yīng)用，這是因為DSP Builder的高級模塊庫使用時分復(fù)用技術(shù)來優(yōu)化邏輯利用率，同時自動插入流水線和寄存器來滿足設(shè)計約束和提高電路的最大頻率。由此得出的模型代碼可獲得與手工優(yōu)化的HDL代碼相近的性能，采用DSP Builder高級模塊庫設(shè)計系統(tǒng)，注重系統(tǒng)設(shè)計建模，進(jìn)行代碼的RTL 級驗證與Quartus II工程的生成；設(shè)計支持更高效的開發(fā)過程，降低系統(tǒng)風(fēng)險；在幾天或者幾周內(nèi)便可完成系統(tǒng)設(shè)計任務(wù)，壓縮了開發(fā)周期與大幅降低了開發(fā)成本，讓產(chǎn)品極具競爭優(yōu)勢。

1 基于模型設(shè)計系統(tǒng)的方法對比

1.1 基于DSP Builder的標(biāo)準(zhǔn)模塊庫設(shè)計

基于Matlab的Simulink工具結(jié)合DSP Builder標(biāo)準(zhǔn)模塊庫［3］（Altera DSP Builder standard Blockset）進(jìn)行系統(tǒng)設(shè)計的方法面世已久，主要的設(shè)計特點如圖1所示。

1.2 基于DSP Builder的高級模塊庫設(shè)計

圖1 標(biāo)準(zhǔn)模塊庫設(shè)計特點

基于Matlab的Simulink工具結(jié)合DSP Builder高級模塊庫進(jìn)行系統(tǒng)設(shè)計的方法已被廣泛的采用，近幾年，Altera公司把優(yōu)化與拓展DSP Builder高級模塊庫的功能放到了首位。主要的設(shè)計特點如圖2所示。

圖2 高級模塊庫設(shè)計特點

1.3 兩種模塊庫設(shè)計對比

通過DSP Builder的標(biāo)準(zhǔn)模塊庫與高級模塊庫的設(shè)計特點對比可知，利用DSP Builder標(biāo)準(zhǔn)模塊庫設(shè)計時，除了算法研究之外，RTL 級實現(xiàn)、功能仿真、綜合與布局布線、時序分析、硬件調(diào)試等都在DSP Builder標(biāo)準(zhǔn)模塊庫中進(jìn)行，操作簡單且不需要太多的傳統(tǒng)開發(fā)FPGA 的技巧，但設(shè)計的好壞主要依靠DSP Builder工具的性能，靈活性很差；而采用DSP Builder高級模塊庫設(shè)計系統(tǒng)時，除了算法驗證、RTL級實現(xiàn)與功能仿真在高級模塊中實現(xiàn)外，其余部分均可采用傳統(tǒng)的FPGA 開發(fā)模式，不但給用戶帶來了更大的靈活性，而且可以更好地滿足系統(tǒng)的Fmax、延時控制、矢量和多通道設(shè)計、高級數(shù)學(xué)函數(shù)，以及支持定點和單精度、雙精度浮點數(shù)據(jù)通路進(jìn)行優(yōu)化設(shè)計。因此本系統(tǒng)采用的是DSP Builder高級庫進(jìn)行設(shè)計。

2 數(shù)字下變頻 （DDC）模塊介紹

2.1 數(shù)控振蕩器 （NCO）

NCO 的作用其實就是產(chǎn)生一個理想的正弦數(shù)字信號與余弦數(shù)字信號，即

式中：n的取值范圍為所有的自然數(shù)，fL0——本地振蕩頻率，fs——DDC輸入信號的采樣頻率。

產(chǎn) 生NCO 信 號 的 方 法 有：分 布 式 算 法［4，5］、Walsh 變換［6］、查表法和坐標(biāo)旋轉(zhuǎn)數(shù)值計算法［7］（CORDIC）。

其中，查表法是根據(jù)有限的相位，先將相應(yīng)的正弦和余弦值計算好，并以相位為地址信息，將計算好的正弦值和余弦值存儲在相應(yīng)的位置上。使用時，則通過相位信息來讀取相應(yīng)的正弦值和余弦值。這種方法工作效率高、電路設(shè)計簡單，但是精度很有限。

CORDIC坐標(biāo)旋轉(zhuǎn)數(shù)值計算法則是以實時計算的方法來獲取每一個相位角的正弦值和余弦值。CORDIC 算法是通過矢量旋轉(zhuǎn)來實現(xiàn)的，基本原理：

設(shè)初始矢量為r0（x0，y0），旋轉(zhuǎn)一個角度得到一個新的矢量r1（x1，y1），可以得到

式中：假設(shè)將旋轉(zhuǎn)角度θ細(xì)化為n 個更小的角度，初始矢量經(jīng)過n次旋轉(zhuǎn)，得到一個新矢量rn（xn，yn）＝r1，且每次旋轉(zhuǎn)的角度θn滿足tanθn＝S（n）（2－n），則可推出

式中：S（n）——符號函數(shù)，決定了旋轉(zhuǎn)的方向，其取值只能為±1。而S（n）究竟取1還是取－1，則需要根據(jù)Zn→0為選擇標(biāo)準(zhǔn)。而Zn表示每次旋轉(zhuǎn)后的剩余角度，當(dāng)旋轉(zhuǎn)一定次數(shù)后Zn趨于0，而當(dāng)Zn＜0時，表示旋轉(zhuǎn)的角度超過了θ，則S（n＋1）＝－1，當(dāng)Zn＞0時，則表明旋轉(zhuǎn)角度沒達(dá)到θ，則S（n＋1）＝1。

在ModeIP庫中有實現(xiàn)NCO 算法的模塊，當(dāng)模塊中valid信號有效時，channel中的data信號才能進(jìn)入NCO 模塊進(jìn)行處理，最后輸出data，valid和channel信號。

2.2 CIC積分梳狀濾波器

為使不同的系統(tǒng)兼容，需要使上級系統(tǒng)提供的信號能滿足下級系統(tǒng)的性能要求，這時需要一定的采樣速率轉(zhuǎn)換。

CIC積分梳狀濾波器［8，9］在這方面有很重要的應(yīng)用。所謂積分梳狀濾波器，是指濾波器沖擊響應(yīng)滿足

式中：N——濾波器的階數(shù)。CIC濾波器的Z變換為

其中

在ModeIP庫中有實現(xiàn)CIC算法的模塊，當(dāng)模塊中valid信號有效時，channel中的data信號才能進(jìn)入CIC 模型進(jìn)行濾波，最后輸出data、valid、channel信號。

2.3 HB半帶寬濾波器

半帶寬濾波器［10］是一種特殊的FIR 濾波器，其阻帶寬度和通帶寬度相等，且通帶、阻帶紋波也相等。

HB濾波器的頻率響應(yīng)為

半帶寬的沖擊響應(yīng)為

由于在非零的偶數(shù)點上，半帶寬濾波器的沖擊響應(yīng)為零，因此使用半帶寬濾波器實現(xiàn)的采樣率變換時，只需要一半的計算量。

在ModeIP庫中有實現(xiàn)FIR 算法的模塊，當(dāng)模塊中valid信號有效時，channel中的data信號才能進(jìn)入FIR 模塊進(jìn)行濾波，輸出data、valid和channel信號。

3 DDC在DSP Builder高級庫中的實現(xiàn)

3.1 DDC子系統(tǒng)的實現(xiàn)

用DSP Builder 高級庫中的模塊mixer、NCO、CIC、FIR 模塊分別替代對應(yīng)圖3 中的部分，在此基礎(chǔ)上添加上Mux模塊、Scope模塊、Constant模塊、Register Field 模塊、Inport 模 塊、Terminator 模 塊、Register Bit 模 塊、ChanView 模塊、Device模塊、Outport模塊等得到DDC 子系統(tǒng)，即為DDCChip系統(tǒng)，如圖3所示。

圖3 DDCChip子系統(tǒng)的設(shè)計

3.2 16通道DDC系統(tǒng)的設(shè)計

添加Run Modelsim 模塊、Run Quartus II模塊、Edit Params模塊、Signals 模塊、Control模塊、Channel View模塊、Down sample模塊、Spectrum Scope模塊、Random Number模塊、Repeating Sequence Stair模塊、Convert模塊、Manual Switch 模 塊、Constant 模 塊、Mux 模 塊、Scope模塊等到圖3到所示的DDCChip子系統(tǒng)中，將DDCChip子系統(tǒng)打包成一個子系統(tǒng)，完成整個16通道DDC 系統(tǒng)設(shè)計如圖4所示。

圖4 整個16通道DDC系統(tǒng)頂層設(shè)計

4 仿真結(jié)果與驗證分析

4.1 設(shè)計參數(shù)設(shè)置

本次設(shè)計系統(tǒng)的時鐘頻率為采樣頻率的4 倍，即為245.76 MHz。NCO 運行一次的時間為5.59個時鐘，也就是說模型產(chǎn)生正弦波與余弦波的波長為5.59個時鐘，設(shè)定的采樣頻率為61.44 MHz，則NCO 產(chǎn)生的本振頻率為10.326 MHz。而TestBench中的輸入頻率每6個時鐘旋轉(zhuǎn)一次，采樣頻率也61.44 MHz，則輸入信號的頻率為10.24 MHz，可得低頻信號的頻率為86KHz；下變頻通道數(shù)為16個，CIC 濾波器采用五級串聯(lián)，執(zhí)行16 因子的抽取；第一個FIR 濾波器采用了4抽頭21階奇對稱濾波器，第二個濾波器采用了4抽頭63階奇對稱濾波器。

相關(guān)頂層參數(shù)設(shè)置腳本 （＊.m）內(nèi)容如下：

4.2 Simulink仿真波形

將仿真時間設(shè)置為550000＊SampleTime，啟動模型功能仿真，可以得到仿真波形。第一組信號為Testbench 的高頻輸入信號。第二組信號為混頻器的輸出結(jié)果。這組信號中包含需要提取的信息，以及很多高頻雜波。第3個信號為CIC濾波器抽取之后的調(diào)整信號，第4個信號為FIR1濾波器濾波和抽取之后的調(diào)整信號，第5個信號為FIR2濾波器抽取之后的調(diào)整信號，即低頻低速信號。從圖5可以看出，設(shè)計的DDC系統(tǒng)已經(jīng)實現(xiàn)了數(shù)字下變頻的功能。

圖5 各個模塊仿真輸出波形

通過在Simulink中的仿真得到DDC系統(tǒng)的輸出波形如圖6所示。其中圖6 （a）為突發(fā)數(shù)據(jù)流，圖6 （b）為單個突發(fā)數(shù)據(jù)展開，該設(shè)計將Decimating CIC 分成4個不同的CIC，每個都以4通道進(jìn)行操作，降低了輸出端口的數(shù)據(jù)速率，所有16 路數(shù)據(jù)采樣都可以適配到一根線上，DSP Builder將數(shù)據(jù)打包到單個TDM 線上，由于整體采樣速率為61.44 MSPS×16 通道／16 抽取＝61.44 MSPS，并且系統(tǒng)的時鐘頻率為245.76 MHz，所以25%的周期中數(shù)據(jù)是有效的。16路通道的順序為0，1，…，15。

圖6 DDC系統(tǒng)仿真結(jié)果

DDC系統(tǒng)模型仿真輸出為正交I／Q 兩路信號，該兩路信號均為零中頻數(shù)字信號，仿真輸出頻譜如圖7所示。從圖中可以看出這兩路低頻信號的中心頻率為86KHz，滿足設(shè)計參數(shù)要求。

圖7 DDC仿真輸出頻譜

4.3 Modelsim 仿真波形

Run Modelsim 模塊使用硬件生成過程中產(chǎn)生的腳本，啟動Modelsim，通過自動生成的TestBench對設(shè)計進(jìn)行仿真。這個過程將編譯所有的VHDL 文件，將信號添加到Modelsim Wave窗口，并在Simulink設(shè)計實例運行的同時進(jìn)行Modelsim 仿真，仿真結(jié)果如圖8所示。其中圖8 （a）為突發(fā)數(shù)據(jù)流，圖8 （b）為單個突發(fā)數(shù)據(jù)展開，從仿真圖可以得到Modelsim 仿真結(jié)果與DSP Builder功能仿真的結(jié)果是一致的，再次驗證該設(shè)計達(dá)到設(shè)計參數(shù)要求。

4.4 占用資源對比

通過Run Quartus II模塊啟動Quartus II將用戶的設(shè)計自動添加到工程中，通過編譯、綜合、布局布線，得到占用的資源。占用資源對比［10，11］情況見表1。通過對比可得該系統(tǒng)所占用的資源比文獻(xiàn) ［10，11］占用的資源少，而且工作的最高頻率也提高了，說明整體系統(tǒng)設(shè)計進(jìn)行了優(yōu)化。

圖8 Modelsim 仿真結(jié)果

表1 Quartus II布局布線后占用資源與時序分析

5 結(jié)束語

本文提出一種基于Simulink的DSP Builder高級模塊庫設(shè)計方法設(shè)計出數(shù)字下變頻系統(tǒng)，并且仿真與驗證了設(shè)計的有效性與正確性。從模型的建立到FPGA 的實現(xiàn)都是在可視化的設(shè)計環(huán)境下進(jìn)行，使設(shè)計者可以避開HDL 的復(fù)雜編程，將更多的時間和精力用在對系統(tǒng)的設(shè)計和優(yōu)化上，不但優(yōu)化設(shè)計資源，而且極大地提高設(shè)計效率，縮短了產(chǎn)品開發(fā)面市的時間。

［1］XU Xiaoming，CAI Canhui.Design of digital down conversion based on FPGA ［J］.Communication Technology，2011，44（10）：19－21 （in Chinese）.［徐小明，蔡燦輝.基于FPGA 的數(shù)字下變頻 （DDC）設(shè)計 ［J］.通信技術(shù)，2011，44 （10）：19－21.］

［2］ZHANG Lei，CHEN Yaning，LIU Chengyu，et al.Design of digital down conversion ASIC circuit［J］.Application of Electronic Technique，2013，39 （11）：37－40 （in Chinese）. ［張磊，陳亞寧，劉成玉，等.DDC 數(shù)字下變頻ASIC 電路設(shè)計［J］.電子技術(shù)用，2013，39 （11）：37－40.］

［3］WANG Dongjian，ZHANG Xiaohua，LIU Xin，et al.Design of digital down conversion based on FPGA ［J］.Automation＆Instrumentation，2010 （1）：52－53 （in Chinese）.［王東劍，張小華，劉鑫，等.一種基于FPGA 的數(shù)字下變頻設(shè)計 ［J］.自動化與儀器表，2010 （1）：52－53.］

［4］LIN Zhidian，ZHANG Fangpei，YUAN Guoshun.Design and implementation of a high speed FIR filter based on FPGA ［J］.Microelectronics，2013，43 （4）：537－540 （in Chinese）. ［林志典，張方佩，袁國順.基于FPGA 的高速FIR 濾波器的設(shè)計與實現(xiàn) ［J］.微電子學(xué)，2013，43 （4）：537－540.］

［5］WANG Fadong，LIU Yu.Comparison between distributed arithmetic architectures of high－order digital filter［J］.Technical Acoustics，2009，28 （3）：307－311 （in Chinese）. ［王法棟，劉宇.高階數(shù)字濾波器分布式算法結(jié)構(gòu)比較 ［J］.聲學(xué)技術(shù)，2009，28 （3）：307－311.］

［6］HU Hui，YE Xinhua.Discrete Walsh transformation parallelism analysis and achievement［J］.Computer Engineering and Application，2009，45 （2）：82－84 （in Chinese）. ［胡輝，葉鑫華.離散Walsh變換并行性分析與實現(xiàn) ［J］.計算機(jī)工程與應(yīng)用，2009，45 （2）：82－84.］

［7］SHI Lei，LI Jing，ZHANG Huaiwu.CORDIC algorithmbased digital down conversion ［J］.Information and Electronic Engineering，2009，7 （3）：227－234 （in Chinese）.［史磊，李婧，張懷武.基于CORDIC算法的數(shù)字下變頻 ［J］.信息與電子工程，2009，7 （3）：227－234.］

［8］XIAO Ruichuan，LIU Yanping，PENG Chenggong，et al.Design and implementation of CIC filter for DDC based on FPGA ［J］.Electronic Design Engineering，2013，21 （5）：160－162 （in Chinese）.［肖瑞川，劉艷萍，彭成功，等.基于FPGA 的DDC中CIC濾波器的設(shè)計［J］.電子設(shè)計程，2013，21 （5）：160－162.］

［9］LAN Jinbao，WANG Na，ZHANG Ruitao，et al.A decimation fliter for digital down－conversion ［J］.Microelectronics，2011，41 （1）：1－5 （in Chinese）. ［蘭金保，王娜，張瑞濤，等.一種數(shù)字下變頻抽取濾波器的設(shè)計 ［J］.微電子學(xué)，2011，41 （1）：1－5.］

［10］LIU Yunlong，ZHANG Weixia.Design of digital down conversion based on FPGA ［J］.Microcomputer ＆Its Application，2013 （17）：53－55 （in Chinese）. ［劉云龍，張偉霞.基于FPGA 的數(shù)字下變頻器的設(shè)計 ［J］.微型機(jī)與應(yīng)用，2013 （17）：53－55.］

［11］HUANG Minghui，WANG Haijuan.A new method of buil－ding digital down conversion［J］.Electronic Sci ＆Tech，2010 （11）：51－54（in Chinese）.［黃明慧，王海娟.數(shù)字下變頻的一種新型設(shè)計方法［J］.電子科技，2010 （11）：51－54.］