基于溝槽型功率器件的三層掩膜板工藝設計

王善屹+郭箏+樓穎穎+錢亮

摘 要： 針對低壓功率器件傳統工藝流程進行創新和優化，以原有的6層掩膜板為基礎，對掩膜板層數進行削減，用接觸孔掩膜板完成原有的保護環掩膜板，工作區掩膜板及N+區掩膜板的作用。器件的電性參數目標，通過設計具體工藝參數，并對其進行仿真，以驗證工藝可行性。所用的參數與設計方案適用于所有低壓功率器件生產制造。

關鍵字： 功率器件； 溝槽型功率器件； 掩膜板； 工藝仿真

中圖分類號： TN386.1?34 文獻標識碼： A 文章編號： 1004?373X（2015）20?0146?04

Technological design of three?layer mask technology based on trench type MOSFET

WANG Shanyi1， GUO Zheng1， LOU Yingying2， QIAN Liang2

（1. School of Microelectronics， Shanghai Jiao Tong University， Shanghai 200240， China；

2.Shanghai Huahong Grace Semiconductor Manufacturing Corporation， Shanghai 201203， China）

Abstract： The innovation and optimization for the traditional technology process of low?voltage power device were conducted. Based on original six?layer mask， the mask layers were reduced. The functions of protecting ring mask， working area mask and N+ area mask are were replaced by the contact hole mask. The electrical parameters of the device were simulated by designing the specific technology technological parameters， the feasibility of the technology was verified. The proposed parameters and design scheme are suitable for production and manufacture of all low?voltage MOSFETs.

Keywords： power device； trench MOSFET； mask； technology simulation

半導體功率器件是進行功率處理的半導體器件，也是電子科技技術發展的基礎與核心。隨著新興產業的興起和社會的進步，其應用領域也逐漸拓寬，從最初的電源、開關到如今的顯示、節能，甚至環境保護等不同領域都有廣闊的應用前景。功率半導體器件已成為半導體技術研究的重要方向之一，同時也產生了功率電子學新的學科分支。然而隨著半導體器件集成度的日益提升，使得單顆芯片的售價越發低廉，從而增加企業制造成本。本文通過對現有的功率器件制造工藝進行創新，提出不同于傳統的新型三層掩膜板工藝制程。

1 功率器件的發展

在20世紀70年代末，功率金屬?氧化層半導體場效晶體管（MOSFET）誕生后[1]，使得整個半導體功率器件的使用發生了質的改變。功率MOSFET器件與其他功率器件相較之下有許多優點。首先，其工作頻率也高于其他類型的功率器件（可達100 MHz）。此外，功率MOSFET器件導通電阻具有正溫度系數，所以不會存在二次擊穿現象，易于并聯工作。其次，由于功率MOSFET屬于電壓控制電流的壓控裝置，其具有輸入阻抗高，電流增益大等電性優點[2]。然而隨著器件集成度的要求日益增加，普通的MOSFET在結構上已經不能滿足市場的需求。因此，另一種形式縱向垂直結構的VVMOS（V型槽），VUMOS（U型槽） VDMOS（縱向平面雙擴散）誕生了[3]。這種縱向結構不僅繼承了MOS場效應管輸入阻抗高（≥108 W）[4]、驅動電流小（0.1 μA左右）， 還具有耐壓高（最高可耐壓1 200 V）、工作電流大（1.5～100 A）、輸出功率高（1～250 W）、跨導的線性好、開關速度快等優良特性，同時還大大縮小的單個MOSFET的尺寸，更易于集成化[5]。但是由于以上幾種結構的存在不同的缺陷：例如VVMOS的V型槽的頂端存在很強的電場，以至于降低MOSFET的擊穿電壓；VUMOS的U型槽的形成不易于控制，會增加工藝難度；VDMOS隨著工藝的進步和線寬的變小，產生了元胞尺寸縮小收到限制，JFET效應無法徹底消除等。在80年代初期，人們基于VDMOS結構，研究和開發出了溝槽柵結構的MOSFET[6] 。這種溝槽柵結構幾乎完全消除了VDMOS存在的弊端：由于把溝道從水平變為了垂直，徹底消除了平面寄生JFET的影響；同時使得元胞的尺寸大大縮小，因此器件的結構近乎理想化[2]。進而增大電流增益，降低導通電阻，常規的溝槽型功率器件導通電阻[7]可以做到0.58 mΩ·cm2；同時器件的擊穿電壓可以達到50 V，這一數值已經相近于Si?MOSFET的導通電阻物理的極限。此外，利用溝槽型MOSFET的結構可以有效的增強器件的開關速度和SOA性能[8]。

傳統掩膜板工藝流程：

以一尺寸為0.35 μm，30 V的溝槽型MOSFET為例，其一般工藝流程如表1所示。

表1 溝槽型金屬氧化物場效應管工藝流程endprint

根據傳統工藝流程，完成一顆產品需要6層掩膜板，分別為步驟3中的防護環， 步驟6中的工作區， 步驟8中的溝槽，步驟21中的 N+，步驟25中的接觸孔以及步驟34中的表面金屬掩膜板。

2 新型三層掩膜板工藝設計

在新型的設計中，整個工藝流程只需要溝槽掩膜板、接觸孔掩膜板以及金屬層掩膜板。設計用接觸孔掩膜板一并替代傳統工藝中保護環掩膜板，工作區掩膜板的作用。針對于保護環掩膜板，將傳統工藝中保護環的形成方式從場板方式變為場限環方式。在使用接觸孔掩膜時，預先設計產生兩種尺寸的接觸孔。一種較大的孔開在CELL區，另一種較窄的孔開在終端結區。隨后在終端結區開孔后注入P-離子，則可以與N+形成PN結的形態，以此形成保護環。同樣，保護環形成之后，亦不需要用工作區掩膜板來單獨形成工作區。同時，運用這種方法，在之后形成N+區時也不需要額外的掩膜板。

2.1 工藝流程設計

基本工藝設計思路如下：首先準備好N+型襯底與N型外延層的單晶硅，在上方生長出氧化層，并在既定位置涂上光刻膠。之后運用溝槽掩膜板進行溝槽的光刻，形成器件溝槽。隨后，將晶圓表面所鋪的氧化層去除，并重新鋪上一層柵極氧化層并在溝槽中用高摻雜的多晶硅進行填充，并進行平整化的操作。接著對晶圓表面進行封閉操作，形成器件的柵極。之后在已經封閉柵極的晶圓表面鋪上硼磷硅玻璃（BPSG）作為層間介質（ILD），并用接觸孔掩膜板在最上方鋪上光刻膠。接著做接觸孔的光刻并進行相應的刻蝕。在形成接觸孔之后，接著進行P離子注入以形成保護環，隨后進行N+源區的注入和擴散。最后，進行接觸孔氧化層以及多晶硅部分的蝕刻，并用金屬層掩膜板形成金屬層的光刻，以形成如圖1所示的最終結構。

圖1 器件結構

根據上述的設計思路，確定出基于三層掩膜板的工藝流程，如表2所示。

表2 三層掩膜板工藝流程

2.2 工藝指標測定

本文以N型30 V器件為例，其最終要求見表3。

表3 器件要求

2.2.1 外延層摻雜濃度測定

在N型溝槽型功率器件的制造工藝中，通常采用高摻雜濃度以此來降低N型襯底和外延層的電阻率。由于在晶圓劃片封裝之前會進行晶背減薄的操作[9]，所以襯底的參數在此不做考慮。外延層的摻雜濃度不僅決定了器件導通電阻，與擊穿電壓BVdss也有緊密的關系[10]。外延層N?摻雜濃度與擊穿電壓的關系如下：

[BVdss=5.34×1013×ND-34]

[ρ=1qμND]

式中：[ND]為外延層N?摻雜濃度；[ ρ]為外延層電阻率；q為電子電荷，一般取[1.6×10-19]C進行計算；[μ]為外延層空穴的遷移率，取[450 cm2/V?s]。

在實際工程應用中，設定功率器件的工作電壓值為最大擊穿電壓[11]的80%，若以30 V的器件為例，其工作電壓為[30×0.8=24 V]。

根據上述公式，要求制造最大BVdss為30 V時，其外延層N?摻雜濃度為：

[ND=（5.34×101324）43≈2.9×1016 cm-3]

外延層電阻率[ρ]為：

[ρ=1qμND=11.6×10-19×450×2.9×1016≈0.47 Ω?cm]

然而，在實際工程應用中并不能保證電阻率與摻雜濃度百分之達到理論計算值[12]，但是可以將其誤差控制在一定的范圍之內。所以允許[±15%]的誤差，則外延層的電阻率為[0.4]～[0.54 Ω?cm]。摻雜濃度為[2.465×1016]～[3.335×1016 cm-3]。

2.2.2 外延層厚度測定

外延層的厚度測定可用以下公式來表示：

[We=Xmn+XjP+Hf]

式中[Xmn]主要是PN結在N區的一側的耗盡層厚度。其數學等效可等效為單邊突變結公式：

[Xmn=（2ε0εsiBVqND）12=2×8.85×10-14×11.9×301.6×10-19×2.9×101612 ≈1.2 μm]

而[XjP+]則是P區結深，可以表示為：

[XjP+=XjP-+HP]

式中[XjP-]可以表示為：

[XjP-=1.25LCH+XjN+]

式中P區的摻雜濃度[NA]決定了[LCH]。設定P區摻雜濃度為[6.45×1017cm-2]，柵氧化層厚度為300[?]，則[LCH=1.2 μm]，則[LCH]至少為1.5 μm。所以：

[XjP-=1.25LCH+XjN+=1.65 μm]

而[Hp，Hf]由工藝所決定，這里分別采用0.7 μm與1.35 μm。所以：

[We=Xmn+XjP++Hf=1.2+1.65+0.7+1.35=4.9 μm]

為了給工藝預留足夠的窗口將實際有效的外延層厚度設定為[120%×We=120%×4.9 μm=5.88 μm。]

2.3 工藝指標總結

根據上述的理論模型，結合成熟的工藝標準流程，最終確定出器件制造的工藝參數如下：

（1） 襯底：N型襯底，電阻率為[1.2～1.5 mΩ?cm。]

（2） 外延層：外延層厚度為[5.88 μm]，外延層電阻率為[0.4～0.54 Ω?cm]，摻雜濃度為[2.465×1016～][3.335×1016 cm-3]。

（3）體區摻雜為：硼[80 keV，][2.0×1013～][3.0×1013 cm-3。]

（4） 源區摻雜：磷，[40～60 keV，5.0×1015 cm-3]；砷，[75 keV，8.0×1015 cm-3。]

（5） 接觸孔區摻雜1：BF[40 keV，][2.0～][4.0×1015 cm-3]。

（6） 接觸孔區摻雜2：B，[40 keV，5×1014 cm-3]+BF[40 keV，4.0×1015 cm-3]。

（7） 溝槽寬度：[0.2～0.4 μm。]

（8） 溝槽深度：[1.3 μm。]

（9） 接觸孔寬度：[0.3 μm。]

（10） 接觸孔深度：[6 000 ?。]

（11） 多晶硅至接觸孔距離：[0.25 μm。]

（12） Pitch尺寸：[1.2 μm。]

（13） 終端結接觸孔最小尺寸：[0.26 μm。]

3 工藝設計仿真結果

根據上述產品的要求，首先確定主要仿真的工藝流程，如表4所示。

表4 仿真的工藝流程

同時，根據體區離子注入， 源區離子注入，間層介質，以及接觸孔離子注入等參數進行DOE組合，分成6個split來確定是否能滿足預期器件目標，如表5、表6所示。

表5 工藝SPLIT表Ⅰ

根據上述不同DOE 組合，進行器件仿真，仿真結果如表7，表8所示。

表6 工藝SPLIT表Ⅱ

表7 仿真結果1

表8 仿真結果2

可見，以上幾種工藝參數通過仿真，最后都能使得器件達到預定的目標。

4 結 論

功率器件問世幾十年來以來，受到在原材料、器件設計工藝、封裝和計算機輔助設計四大方面持續不斷技術進步的推動影響，逐漸發展成為主流的功率半導體器件。然而，隨著集成電路行業的飛速發展，傳統工藝的制造成本與單顆芯片的價值的反比日漸拉大。在這個基礎上，本文通過對功率器件傳統的六層掩膜板工藝進行創新；對提出的三層掩膜板工藝進行可行性的設計與仿真，為日后基于三層掩膜板工藝的功率器件量產打下堅實的基礎。

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