Onboard DME Jitter Frequency Signal Generator Design and Implementation Based on FPGA*

WANG Kai，FAN Zhiyong，ZHOU Dexin*

(1.Aeronautical Automation College，Civil Aviation University of China，Tianjin 300300，China; 2.Engineering Techniques Training Center，Civil Aviation University of China，Tianjin 300300，China)

Onboard DME Jitter Frequency Signal Generator Design and Implementation Based on FPGA*

WANG Kai1，FAN Zhiyong2，ZHOU Dexin1*

(1.Aeronautical Automation College，Civil Aviation University of China，Tianjin 300300，China; 2.Engineering Techniques Training Center，Civil Aviation University of China，Tianjin 300300，China)

The Distance Measuring Equipment is one of the essential onboard navigation systems．Identification of reply pulse，which adopts a strobe frequency principle，is the kernel of DME distance measuring．The jitter frequency signal generator is the most important circuit to implement strobe frequency．Based on FPGA，an onboard DME jitter frequency signal generator circuit is designed and implemented．The circuit consists of a random number generator，variable frequency divider，etcetera．Testing shows the circuit operates with stable performance and high reliability．

distance measuring equipment;jitter frequency signal;pseudo random sequence;variable frequency divider

機載測距機(DME)系統是現代飛機上必不可少的重要導航設備，它利用二次雷達的方式，即詢問－應答式方法來測量飛機到達地面臺的斜距［1］。DME測距的核心問題是如何從眾多的地面臺脈沖中提取出對于本機詢問的應答脈沖，現代DME采取閃頻原理來實現應答脈沖的識別。

抖頻信號產生器是實現閃頻原理的關鍵電路，它的主要功能是產生重復頻率圍繞某平均值隨機抖動的脈沖，同時根據DME測距的工作狀態，這個脈沖重復頻率的平均值一般為22．5 Hz或90 Hz［2］。傳統的DME抖頻信號產生器使用單結晶體管電路實現，電路結構復雜，且不能適應現代DME數字化的需求［3］。可編程邏輯器件以其優異的靈活性和實用性，在機載導航設備設計中被大量使用［4－5］。傳統的基于單結晶體管的抖頻信號發生器，其平均脈沖重復頻率設計完成后就是固定值，無法進行更改，而基于FPGA等可編程邏輯器件來設計DME抖頻信號發生器，可以靈活地更改其脈沖重復頻率，適應不同的應用場合。本文通過設計隨機數發生器、可變分頻器等電路，并結合DME對抖頻信號特性的需求，基于FPGA設計并實現了機載DME抖頻信號產生器，同時使用Altera公司的QuartusⅡ軟件進行了設計仿真，并在其CycloneⅡ系列的EP2C35F484C6芯片上實現了硬件測試。

1　抖頻信號產生器系統設計

基于FPGA的抖頻信號產生器主要由4個模塊組成，系統結構如圖1所示。

隨機數發生器根據偽隨機數的產生算法，輸出一個圍繞某一平均值變化的隨機數給可變分頻器作為分頻比，可變分頻器的輸出經過固定4分頻電路進行4分頻后輸出，可變分頻器的輸出以及4分頻電路的輸出通過2選1數據選擇器電路選擇后作為最終的抖頻信號輸出。

圖1　抖頻信號產生器系統結構

輸出信號為產生的抖頻信號，根據所選擇的工作模式不同，其脈沖重復頻率的平均值分別為22．5 Hz (跟蹤及記憶模式)和90 Hz(搜索及預跟蹤模式)。

2　偽隨機數產生的方法

隨機數發生器用于產生隨機數，并把該隨機數作為可變分頻器的分頻比，這樣就可以通過可變分頻器將固定頻率的輸入脈沖分頻后得到重復頻率隨機變化的脈沖。

2．1m序列發生器

假設一組碼序列u(t)，對于任一時刻t，碼元取值為1或0完全是隨機的，兩種狀態的概率都為50%。這種碼元取值完全無規律的碼序列即隨機碼序列。隨機碼為非周期性碼序列，不存在任何編碼規則，因此不能被復制，也無法使用數字電路產生。實際應用中，常采用具有隨機序列良好相關特性的周期性序列，稱之為偽隨機序列［6－7］。由于DME設計中要求不同的DME應該產生各自相互獨立的隨機詢問脈沖，因此隨機數發生器應能實現產生的多種各不相關的偽隨機序列，GOLD編碼方法解決了產生多種各不相關的偽隨機序列的解決方案。

偽隨機序列一般采用“多級反饋移位寄存器”的裝置來產生，如圖2所示為一個“4級反饋移位寄存器”，其中包括4級移位寄存器和模2加法反饋電路。

圖2　四級反饋移位寄存器

若用移位標識符x的i次方表示從移位寄存器的第i級的輸出，以Ci=0表示第i級輸出沒有接到模2加法器去，Ci=1表示第i級輸出已接到模2加法器去，此時r級移位寄存器的反饋連接方式可用一個多項式F(x)表示:

F(x)稱為電路的特征多項式。對于圖2的反饋移位寄存器，其特征多項式為F(x)=1+x3+x4。多級反饋移位寄存器產生周期最長的二進制碼序列稱為m序列，r級移位寄存器產生的m序列碼長為N=2r－1，因此圖2的偽隨機序列碼長為15［8－9］。

2．2隨機數發生器的設計

如果直接使用m序列作為抖頻信號源的分頻比，其可用的m序列數是不夠的，例如12級反饋移位寄存器僅能構成144種不同的m序列，而15級的反饋移位寄存器也僅能構成1 800種不同的m序列。為了實現DME設備間詢問信號的最小相關性，本設計的隨機數產生器在m序列的基礎上使用了GOLD編碼方法，如圖3所示為本設計生成偽隨機序列的原理框圖［10］。

圖3　GOLD碼產生原理框圖

使用兩組各有兩個12級反饋移位寄存器構成的m序列發生器，分別產生序列S1和S2。12位m序列的碼長為N=212－1=4 095，12級m序列發生器的反饋系數為10 123、11 417、12 515、13 505、14 127、15 053［11］，這里選擇10 123作為S1序列的反饋系數，因此其生成多項式為:

選擇11417作為S2序列的反饋系數，其生成多項式為:

由于此時S2序列的輸出是選擇第2個移位寄存器中某兩個存儲單元的輸出進行模2相加后在輸出，由此得到一個與S2序列平移等價的m序列，再將其與S1序列進行模2相加，最后的輸出便可產生結構不同的GOLD碼。由于S2序列的碼元共有4 095位，因此可以有4 095種平移等價序列，便可能產生4 095種m序列，再考慮12級m序列有144種不同結構，因此可用的m序列數對于DME來說綽綽有余。

GOLD碼產生之后，在其后接入一個16 bit串入并出的移位寄存器，并以后級可變分頻器的輸出作為其并行輸出鎖存信號，這樣就可以產生16 bit隨機數。隨機數發生器不需要任何外加的控制信號，而是在后級可變分頻器每次分頻計數滿時產生溢出信號，以此溢出信號作為16 bit串入并出的移位寄存器的并行輸出鎖存信號，從而更新分頻比。

3　分頻器設計

3．1可變分頻器

可變分頻器根據輸入的分頻比，將輸入時鐘分頻輸出。系統采用輸入時鐘為100 MHz，根據DME設計需求，需要產生平均值為90 Hz的隨機脈沖輸出。如果輸出頻率為固定的90 Hz，則分頻比

16位隨機數的表示范圍為0～65535，如果表示為有符號數，則為－32 768～32 767。如果以90 Hz分頻比作為中間值，再疊加上16位隨機數，則其分頻比為1 111 111－32 768≤N≤1 111 111+32 767，即1 078 343≤N≤1 143 878。由此分頻比得到抖頻脈沖的脈沖重復頻率fo范圍為

實現時，設置一最小分頻比，最小分頻比通過系統工作時鐘頻率100 MHz除以抖頻脈沖重復頻率的平均值90 Hz，再減去16 bit有符號數最小值的絕對值32 768獲得。這樣，最小分頻比加上輸入的16 bit隨機數分頻比，將結果作為輸入時鐘的分頻比，即可實現抖頻輸出。

3．2固定4分頻電路和2選1電路設計

DME處于搜索或預跟蹤狀態時，其詢問頻率的平均值為90 Hz，而當其工作于跟蹤或記憶狀態時，詢問頻率降低為原來的，即22．5 Hz。因此需要通過一個固定的4分頻電路，來實現將平均頻率為90 Hz的抖頻信號變為平均頻率為22．5 Hz的隨機脈沖。固定的4分頻電路使用一個2 bit二進制計數器即可實現。

4　系統仿真及測試

將設計好的抖頻信號發生器在QuartusⅡ9．0中進行仿真，芯片選用Altera公司的CycloneⅡ系列的EP2C35F484C6，其仿真結果如圖4、圖5所示。

圖5　脈沖重復頻率平均值為22．5 Hz的抖頻信號

圖4中，平均值為90 Hz的信號周期分別為11．011 6 ms、11．105 6 ms、11．203 8 ms、10．921 8 ms;圖5中，平均值為22．5 Hz的信號周期分別為44．806 2 ms、44．643 ms、44．300 4 ms、44．485 4 ms。

從仿真結果可以看出，該設計的抖頻信號發生器可以實現脈沖重復頻率平均值為90 Hz及22．5 Hz的抖頻信號輸出，滿足DME測距電路中對抖頻信號輸出的要求。

5　結論

本文對機載DME中抖頻信號發生器的設計方法進行了研究，使用m序列構成的GOLD碼發生器并結合可變分頻器實現了抖頻信號的產生，編寫了Verilog代碼，在QuartusⅡ9．0中仿真通過。同時，使用Altera的CycloneⅡ系列的EP2C35F484C6芯片進行了硬件測試，仿真及測試結果表明，抖頻信號發生器達到了DME電路對其的設計需求。本文研究的基于FPGA的抖頻信號發生器可實現DME設備的全面數字化，提出的基于GOLD編碼理論的隨機數產生方法不失一般性，具有較高的實用價值。

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王凱(1982－)，男，漢族，貴州安順人，講師，工學碩士，主要研究方向為機載電子設備檢測與維修技術、航空電子系統仿真及驗證，kaiw921@163．com;

周德新(1954－)，女，漢族，天津人，教授，碩士生導師，主要研究方向為智能檢測與智能控制，dxzhou@cauc．edu．cn。

EEACC:614010．3969/j．issn．1005－9490．2015．01．020

基于FPGA的機載DME抖頻信號產生器設計及實現*

王凱1，樊智勇2，周德新1*
(1.中國民航大學航空自動化學院，天津300300;2.中國民航大學工程技術訓練中心，天津300300)

機載測距機系統是現代飛機上必不可少的重要導航設備，DME測距的核心是采取閃頻原理來實現應答脈沖的識別，抖頻信號產生器是實現閃頻原理的關鍵電路。基于FPGA設計并實現了機載DME抖頻信號產生器電路，該電路主要包括隨機數發生器、可變分頻器等模塊。經測試表明，電路性能穩定，工作可靠。

測距機;抖頻信號;偽隨機序列;可變分頻器

TN965

A文獻標識碼:1005－9490(2015)01－0089－04

2014－01－12修改日期:2014－03－16

項目來源:國家自然科學基金項目(61179044);國家973計劃項目(2014CB744904);中央高校基本科研業務費項目(ZXH2011C013)