基于FPGA的多通道并行高速采樣研究*

王銀玲，李華聰

（西北工業大學動力與能源學院，陜西西安710072）

基于FPGA的多通道并行高速采樣研究*

王銀玲，李華聰

（西北工業大學動力與能源學院，陜西西安710072）

數據采樣精度和采樣速率是A/D轉換的重要技術指標。目前受半導體工藝技術的限制，高采樣精度的A/D芯片一般具有較低的采樣速率。本文提出一種時間交替ADC采樣技術，通過在時域上多通道并行交替采樣，使采樣速率達到原來單片ADC的多倍。最后進行多路交替采樣試驗，結果驗證了該方法的正確性。

時間交替采樣；模數轉換；并行處理

0 引言

高速數據采集廣泛應用于雷達、電子對抗、航空航天、導彈測控、儀器儀表、圖像處理、高性能控制器等領域，是現代電子設備中的技術關鍵。隨著計算機、通信和微電子技術的高速發展，人們不斷地對數據采集的速度和精度提出更高的要求，然而受芯片制造工藝的限制，超高速ADC采樣芯片的特性難以滿足高性能設備的需求[1]。采用多片高速ADC芯片并行交替采樣，實現超高速和高精度采樣，是解決此類問題最為有效的方法。本文利用N路高速ADC芯片對一路模擬信號并行交替采樣，然后對各路采樣得到的數據依次拼接，使得整個系統采樣頻率為單塊A/D芯片的N倍，在保持高精度的同時成倍地提高系統的采樣率，達到超高速的采樣目的。

1 高速并行數據采集系統結構

本設計首先將一路10 MHz、10 Vpp的高頻模擬信號分別接入兩路12位A/D芯片的輸入接口，然后通過FPGA對兩路A/D芯片分別以50 MHz的速率并行交替采樣10 ms，將轉換的采樣數據存儲到SDRAM中，存儲的數據可以通過串行接口送到上位機處理，整個系統硬件結構如圖1所示。

圖1 采集系統整體模塊框圖

10 MHz正弦波信號通過信號發生器產生，該信號的輸出頻率及幅值大小可以根據實際需要進行調整。模數轉換芯片采用ADI的AD9226芯片，AD9226是一款單路、12位、65 MS/s模數轉換器，采用單電源供電，內置一個片內高性能采樣保持放大器和基準電壓源。它采用多級差分流水線架構，數據速率達65 MS/s，在整個工作溫度范圍內保證無失碼[2]。FPGA芯片采用Altera公司所生產的Cyclone IV系列芯片EP4E6F17C8，其具有低成本、低功耗的FPGA系統構架；內部具有大量嵌入式存儲器和邏輯單元，可以通過NIOS軟件構成軟核處理器。本設計外部存儲器選擇SDRAM，其型號為HY57V2562GTR，容量為256 Mit（16 M×16 bit），具有16 bit總線。本設計通過NIOS可以生成EP4E6F17C8與外部存儲器的接口，包括有SDR、DDR、DDR2等。

一路模擬信號同時輸入至兩路A/D轉換芯片輸入端，為了使信號相位相同，可以通過PCB的等長走線來實現。由于本設計A/D轉換要求輸入電壓在1～3 V之間，所以需要將信號發生器的±5 V信號進行調理。AD8065放大器為電壓反饋型放大器，提供FET輸入，工作噪聲極低（7.0 nV/Hz和0.6 fA/Hz），輸入阻抗較高，帶寬為145 MHz，適合各種應用[3]。VREF為AD9226輸出+2.5 V參考電壓，通過NE5532二級運放構成增益為-1的電壓跟隨，最終輸出-2.5 V的參考電壓，參考電壓通過AD8065進行差分運算。增益調理電路如圖2所示，通過運算放大器AD8065將交流信號調理至1～3 V送至模數轉換芯片的輸入端。

圖2 增益調理電路

模數轉換芯片選擇AD9226，本設計采用SSOP封裝形式，AD9226的D0～D11引腳為模數轉換的數字輸出量，當時鐘信號送至AD9226的1腳時，將觸發一次模數轉換，在模數轉換中D0～D10為數據位，而D11為符號位，OTR為模數轉換的溢出標志。由于A/D轉換的電路比較簡單，這里就不列舉，詳細內容請參閱其數據手冊。

整個系統采用FPGA控制，與相對順序操作的單片機或者ARM控制相比，其具有無法比擬的優勢。FPGA采用的是并行處理的可編程邏輯器件，通過FPGA實現數據的高速采樣、讀取、存儲及處理等操作。EP4CE6F17C8的外部時鐘源為50 MHz，可以通過PLL進行倍頻。由于FPGA內部沒有程序存儲單元，所以需要外部擴展，本設計采用M25P16（或EPCS16），其實質是一個容量為16 Mbit的串行Flash芯片，這對于存儲FPGA中的程序綽綽有余，同時還可以存儲軟核NIOS II的應用程序。

在本設計中，FPGA與A/D轉換模塊接口、存儲器模塊接口以及PLL時鐘信號都可以通過開發軟件Quartus在SoPC（System on a Programmable Chip）中建立。SoPC用可編程邏輯技術把整個系統放到一塊硅片上，用于嵌入式系統的研究和電子信息處理，是一種特殊的嵌入式系統。它是片上系統（SoC），即由單個芯片完成整個系統的主要邏輯功能，但它又不是簡單的SoC，它具有靈活的設計方式，可裁減、可擴充、可升級，并具備軟硬件在系統可編程的功能。通過Quartus軟件在SoPC上建立的軟核如圖3所示，PLL為鎖相環，輸出C0～C3四路時鐘信號，C0作為軟核kernel的時鐘源。由于SDRAM要求時鐘頻率為100 MHz，而FPGA外部時鐘信號為50 MHz，所以需要對C1進行2倍頻。C2和C3為兩路A/D采樣的時鐘信號，由于相位相差180度，可以通過時鐘相位偏移設置，本文在C3的輸出信號線上加入一個非門，來實現兩路時鐘信號的180度相位偏轉，用邏輯分析儀采集的兩路時鐘信號相位波形如圖4所示。AD1_DB[11..0]和AD2_DB[11..0]將外部兩路A/D采樣轉換后的數據輸入FPGA。

圖3 通過SoPC建立軟核控制器

圖4 邏輯分析儀采集兩路時鐘信號相位

兩路A/D采樣精度為12 bit，同時以50 MHz的速率交替采樣，則數據量將達到1.2 Gb/s，這個數據量是相當大的，目前計算機普通數據傳輸速率遠達不到此要求。所以本設計以微秒為單位，只采集有限個點的數據，將采集的數據暫存入SDRAM中。兩路A/D轉換有嚴格的時序關系，由圖3可知AD2的采樣時鐘信號比AD1的延遲180度，為了保持信號嚴格時序，系統在讀取AD1當前采樣數據的同時，讀取前一次AD2的采樣數據，而數據存儲格式為AD1_DB[11..0]+AD2_DB[11..0]共計24位，低位存AD1的數據，高位存AD2的數據（由于各通道采樣時間間隔為20 ns，而相位相差180度，所以在數據采集過程中沒有包含時間量）。等到采樣結束后，將采集的數據轉換為字符串，通過串行接口送至上位機進行分析處理。整個軟件通過NIOS調用Quartus軟核，其中A/D采樣及SDRAM的讀寫比較簡單，這里就不做詳細介紹，而串行接口的讀寫可以參考相應的例程資料。

2 實驗數據分析及結論

為了驗證實驗的有效性，通過信號發生器在系統的輸入端輸入一個10 Vpp、10 MHz的正弦信號，系統對該信號連續采樣1 000組數據存入SDRAM，然后將數據通過串口發送至上位機。得到的兩路數據最終以Excel數據格式存儲。隨機提取連續的100組采樣數據，通過MATLAB對數據進行處理，將數據轉換成連續的點。各通道采樣點的連線與整合后的采樣點連線如圖5所示，MATLAB數據處理程序如下：

x1=caiyang1（：，1）；

y1=caiyang1（：，2）/2048*5；

subplot（3，1，1）；

title（′一通道采樣點連線′）；

line（x1，y1，′Marker′，′+′）；

grid on；

x2=caiyang2（：，1）；

y2=caiyang2（：，2）/2048*5；

subplot（3，1，2）；

title（′二通道采樣點連線′）；

line（x2，y2，′Marker′，′*′）

grid on；

x3=honghe（：，1）；

y3=honghe（：，2）/2048*5；

subplot（3，1，3）

title（′整合后采樣點連線′）；

line（x3，y3，′Marker′，′.′）

grid on；

圖5 整合前后數據曲線

通過圖5可知，整合后的交替高速數據采集系統的采樣精度有了大幅提高。所以，采用時間交替技術的并行數據采集系統，能在保證采樣精度的情況下最大限度地提高采樣速度。在超高速數據采集系統的構建上提出了一種新的解決方法，使得超高速數據采集成為可能，對超高速儀器儀表的研究發展具有重大的借鑒意義。

[1]李玉生．超高速并行采樣模擬/數字轉換的研究[D]．合肥：中國科學技術大學，2007.

[2]ANALOG DEVICE.AD9226 DATA SHEET（Revision.0）[Z]. 2000.

[3]ANALOG DEVICE.AD8065/AD8066數據手冊（Revision.J）[Z].2010.

High-speed samp ling of parallel multi-channel based on FPGA

Wang Yinling，Li Huacong
（School of Power and Energy，Northwestern Polytechnic University，Xi′an 710072，China）

Data sampling precision and sampling rate are important technical indicators for A/D conversion.At present，because of the limited of semiconductor process technology，high sampling accuracy A/D chips generally have a lower sampling rate.This paper presentsa timealternately ADCsampling techniques.By the time domainmulti-channelparallelalternate sampling，sampling rate is improved to a multiple of the original single-chip ADC.Finally，multiple alternate sampling test results verify the correctness of the method.

time alternate sampling；analog to digital conversion；parallel processing

TP274

A

1674-7720（2015）09-0037-03

2014-12-14）

王銀玲（1979－），通信作者，女，在讀博士，講師，主要研究方向：智能化信號檢測與故障診斷。E-mail：wangyin_ling@163.com。

四川省教育廳項目（14ZB0118）

李華聰（1962－），男，教授，博導，主要研究方向：航空動力控制裝置及控制系統設計與仿真技術、航空油泵設計技術、先進控制理論與應用、沖壓發動機控制與試驗技術。