關(guān)于高速數(shù)字電路信號(hào)完整性和電源完整性問題的探究

張文

【摘要】 文章針對(duì)高速數(shù)字電路信號(hào)完整性與電源完整性問題進(jìn)行了分析，希望能夠?yàn)楦咚贁?shù)字產(chǎn)品的研究人員提供一定的參考。

【關(guān)鍵詞】 高速數(shù)字電路 信號(hào)完整性 電源完整性

一、前言

隨著數(shù)字電路的快速發(fā)展以及電路工作頻率的不斷提高，高速數(shù)字電路系統(tǒng)越來越復(fù)雜，導(dǎo)致高速數(shù)字設(shè)備出現(xiàn)了越來越多的問題，例如信號(hào)路徑或者返回路徑上，由于受到阻抗突變等因素導(dǎo)致的失真與反射，影響了信號(hào)的完整性，解決信號(hào)完整性問題已經(jīng)成為現(xiàn)代高速數(shù)字產(chǎn)品成敗的關(guān)鍵因素之一。因此，文章針對(duì)高速數(shù)字電路信號(hào)完整性以及電源完整性問題的研究具有非常重要的現(xiàn)實(shí)意義。

二、高速數(shù)字電路信號(hào)完整性問題分析

1高速數(shù)字電路信號(hào)完整性的概念。信號(hào)完整性即信號(hào)的完整程度，具體來說就是信號(hào)由驅(qū)動(dòng)端傳輸?shù)浇邮斩撕蟛ㄐ蔚氖д娉潭龋渲饕淖饔檬茄芯繑?shù)字信號(hào)和互連線的電壓電流波形相互作用時(shí)，其電氣特性參數(shù)對(duì)產(chǎn)品性能的影響程度。串?dāng)_通常是由于導(dǎo)線之間的電磁耦合作用導(dǎo)致的，互感導(dǎo)致的耦合電壓稱之為感性耦合；互容導(dǎo)致的耦合電流稱之為容性耦合，由于現(xiàn)代高速數(shù)字電路中存在非常密集的聯(lián)想，導(dǎo)致走線自身和周圍的軸線電磁場(chǎng)之間存在非常嚴(yán)重的耦合，如果串?dāng)_電壓達(dá)到一定的數(shù)值，將會(huì)嚴(yán)重的影響高速數(shù)字電路信號(hào)的完整性；反射指的是當(dāng)傳輸線的負(fù)載和特性阻抗不相配時(shí)，從驅(qū)動(dòng)端發(fā)出的信號(hào)到達(dá)指定接收端后，會(huì)導(dǎo)致一部分信號(hào)沿著傳輸線反射回驅(qū)動(dòng)端，導(dǎo)致信號(hào)波形出現(xiàn)畸變問題，嚴(yán)重的影響信號(hào)的完整性

2高速數(shù)字電路信號(hào)完整性問題的研究。文章采用信號(hào)完整性軟件HyperLynx對(duì)串?dāng)_以及反射等影響信號(hào)完整性的因素進(jìn)行分析，該種軟件能夠?yàn)楦咚贁?shù)字電路信號(hào)完整性提供一個(gè)良好的分析環(huán)境，例如后仿真環(huán)境、前仿真環(huán)境等，能夠?qū)崿F(xiàn)從幾十兆赫茲至幾千赫茲電路信號(hào)的完整性，并且該種軟件具有非常友好的截面，受到眾多工程師的青睞。

1）串?dāng)_的仿真分析。過大的串?dāng)_會(huì)導(dǎo)致高速數(shù)字電路的誤觸發(fā)，影響信號(hào)的完整性。主要包括：（1）信號(hào)前沿的空間延伸，信號(hào)上升時(shí)間內(nèi)信號(hào)速度與上升時(shí)間之間的關(guān)系表示為：RT×ν=d（公式1），公式中，v表示信號(hào)的速度；RT表示信號(hào)的上升時(shí)間；d表示上升時(shí)間的空間延伸；（2）信號(hào)前沿的飽和長(zhǎng)度，信號(hào)從驅(qū)動(dòng)端輸出后，如果耦合區(qū)域長(zhǎng)度超過了前沿的空間延伸，會(huì)導(dǎo)致偶和噪聲值呈現(xiàn)飽和狀態(tài)，達(dá)到一個(gè)相對(duì)穩(wěn)定的狀態(tài)，因此將等于信號(hào)前言的空間延伸的偶和長(zhǎng)度當(dāng)做信號(hào)前言的飽和長(zhǎng)度；（3）感性偶和電流，感性偶和電流的公式表示為：

（公式2），公式中，LmL代表單位長(zhǎng)度互感；I代表動(dòng)態(tài)線上的信號(hào)電流；VL代表靜態(tài)線上感性偶和噪聲電壓；（4）容性偶和電流，容性偶和電流的公式表示為： （公式3），公式中V為信號(hào)電壓；Cm為前沿工件延伸長(zhǎng)度上的偶和互容；IC為從動(dòng)態(tài)線流到靜態(tài)線上的總的容性偶和噪聲電流。2）反射的仿真分析。反射信號(hào)量通常受到瞬態(tài)阻抗的影響，反射系數(shù)ρ為反射信號(hào)和入射信號(hào)的幅值之比，假設(shè)交界面之前的瞬態(tài)阻抗表示為Z1，交界面后的瞬態(tài)阻抗表示為Z2，則，其中Vinc為入射電壓，Vrefl為反射電壓。同時(shí)，采用點(diǎn)對(duì)點(diǎn)拓?fù)涞耐ㄓ枚私硬呗院头抡娣治鲆约斑h(yuǎn)端RC端接策略與仿真分析，再采用一些降低發(fā)射問題的措施，能夠降低反射對(duì)信號(hào)完整性的影響。

三、高速數(shù)字電路電源完整性問題的分析

針對(duì)高速數(shù)字電路電源完整性問題的研究，需要從以下幾個(gè)方面進(jìn)行：（1）PDNA的組成，PND組要包括芯片內(nèi)半導(dǎo)體電源分配網(wǎng)絡(luò)、封裝電源分配網(wǎng)絡(luò)、PCB電源分配網(wǎng)絡(luò)、系統(tǒng)外配電網(wǎng)絡(luò)等；（2）同時(shí)開關(guān)噪聲，同時(shí)開關(guān)噪聲最大值的表示公式表示為： （公式4），公式中VDD為電源電壓；LP表示等效寄生電感；tr表示輸入信號(hào)的上升時(shí)間；βn表示NMOS管的傳導(dǎo)系數(shù)；n表示同時(shí)開關(guān)的單元個(gè)數(shù)；（3）采用目標(biāo)阻抗法進(jìn)行PDN去耦網(wǎng)絡(luò)設(shè)計(jì)，目標(biāo)阻抗的公式表示為（公式5），公式中，P表示平均功率；ripple表示允許的電壓波動(dòng)；Vdd表示系統(tǒng)的供電電壓；Ztarget表示目標(biāo)阻抗，采用目標(biāo)阻抗法進(jìn)行PDNA去耦網(wǎng)絡(luò)設(shè)計(jì)的步驟表示為：確定目標(biāo)阻抗、進(jìn)行PCB板的頻率掃描、確定相應(yīng)的去耦電容。采用目標(biāo)阻抗發(fā)設(shè)計(jì)的PDN去耦網(wǎng)絡(luò)，能夠盡可能的降低輸入阻抗，并能夠準(zhǔn)確的判斷哪些頻點(diǎn)上存在電源噪聲，并采取有效的措施進(jìn)行處理。

四、結(jié)束語

總而言之，近年來數(shù)字高速電路設(shè)計(jì)頻率在不斷的提高，隨著集成電路中各種功能電能數(shù)量的增多，互連線的數(shù)量也在不斷的增加，這對(duì)高速數(shù)字電路信號(hào)的完整性以及電源完整性造成了一定程度的影響。文章針對(duì)影響高速數(shù)字電路信號(hào)完整性以及電源完整性的因素，希望能夠?yàn)閷?shí)際設(shè)計(jì)人員提供一定的參考。

參 考 文 獻(xiàn)

[1]王海娜.高速數(shù)字電路中信號(hào)和電源完整性分析[D].鄭州大學(xué)，2010，（6）.

[2]劉波.高速數(shù)字電路信號(hào)完整性與電源完整性的研究[D].西安電子科技大學(xué)，2011，（3）.