一種NOR FLASH控制器驗證平臺的研究

李明明++王全忠++郭偉+++鄭永瑞

摘 要： 在民用飛機型號取證中，機載電子硬件設備的開發必須遵照RTCA/DO?254設計保證規范。在RTCA/DO?254設計保證規范中，復雜電子硬件的確認與驗證是硬件研發過程中的核心環節。相對于NAND FLASH，NOR FLASH因其具有單獨的地址總線和數據總線，可靠性高，讀取速度快等特點，而被廣泛地用來作為引導存儲器和存儲程序。使用SystemVerilog?Assertion和Verilog HDL設計并搭建了一種NOR FLASH控制器驗證平臺，驗證平臺及其運行結果驗證了控制器的設計規范和輸出結果是一致的。

關鍵詞： RTCA/DO?254設計保證規范； NOR FLASH控制器； 驗證平臺； 機載電子設備

中圖分類號： TN30?34 文獻標識碼： A 文章編號： 1004?373X（2015）10?0162?04

民用飛機必須要保證飛行的安全以及公眾安全，因此航空電子系統的研制必須符合國際民航的各項條例，滿足飛行適航的要求。通常，國際航空工業界采用美國RTCA協會的RTCA/DO?254設計保證規范[1]來保證機載電子硬件的安全性水平。其中，確認和驗證成為保證研制安全性的一個重要手段[2]。因此，在復雜電子硬件的研制過程中，驗證工作的重要性也越來越高。FPGA驗證是用來保證硬件項目的實現滿足所有需求（包括派生需求）[3]，通過各種方法確認設計規范和輸出結果的一致性。一個可靠的、重用性好的驗證平臺可以既保證驗證的正確性，同時也能大大提高整個驗證工作的效率。Synopsys公司和ARM公司聯合推出了VMM（Verification Methodology Manual）驗證方法學[4]，Mentor Graphics公司和Candence公司共同推出了OVM（Open Verification Methodology）驗證方法學[5]。這些平臺基于一些功能更為強大的語言，比如SystemVerilog、SystemC、e語言等。然而，對于較小規模的模塊級驗證來說，基于Verilog HDL的驗證平臺已經能夠滿足驗證的需求，同時也不需要開發需要大規模驗證的驗證IP（VIP）。NAND FLASH控制器驗證平臺[6]，針對NAND FLASH控制器驗證取得了較好的效果，但不適合NOR FLASH，同時缺少時序的驗證。本文基于SystemVerilog?Assertion（SVA）和Verilog HDL，提出了一種NOR FLASH控制器驗證平臺，對控制器的時序和數據進行了驗證。

1 驗證平臺理論

1.1 總線功能模型

總線功能模型（BFM），是一種將物理的接口時序轉化成更高抽象層次接口的總線模型，其價值在于能夠抽象總線互聯并提供高級應用程序編程接口（API），從而節省驗證平臺開發時間[7]?？偩€功能模型示意圖如圖1所示，它是對底層總線的時序、物理接口和行為進行建模，可以用task的形式將所要實現的信號操作封裝起來，向上提供統一的接口任務。編寫驗證激勵時，調用這些封裝的task后，總線信號模型就會將其轉化成底層信號的操作。

圖1 BFM示意圖

1.2 基于Verilog的驗證平臺結構

基于Verilog的驗證平臺示意圖[8]如圖2所示。其中發生器的主要功能是產生事務（一定的數據格式及功能函數）。標準參考模型是一個根據設計需求編寫的功能模塊，實現與DUT相同的功能，一般小的模塊這部分是驗證工程師自己完成的，如果此模塊較復雜，而驗證工程師還要關注其他的模塊，此功能模塊可以由第三方提供，比如一些現成的C語言代碼，這部分是驗證的一個精華，也是主要的Debug的地方。Test Harness是將被測模塊封裝起來留出簡單易用的訪問接口，以利于各種測試用例調用，這樣一方面可以隱藏DUT和測試用例（Testcase）內部接口細節；另一方面對于不同的測試用例，可以復用Test Harness，增加可復用性。事務日志用來記錄驗證過程產生的數據和消息等信息。計分板用來比對Test Harness和標準參考模型傳輸出來的數據，檢查功能是否正確。

圖2 基于Verilog的驗證平臺示意圖

1.3 SystemVerilog?Assertion

SystemVerilog是Gateway公司的Verilog的最新后繼者，Accellera委員會已將SystemVerilog 3.1定為一個標準，斷言語言被納入SystemVerilog，成為標準的一部分，即SVA。SVA允許把斷言語言應用到設計的一系列工具，它具有豐富的語法，可以完美地描述時序相關的狀況。其卓越性主要體現在對時間的控制上，設計和驗證工程師可以把對硬件設計的期望行為進行編碼，創建對總線協議的詳細檢驗。如圖3所示，包含加入SVA后的驗證環境，通過把SVA直接與設計相連，可以和測試平臺有效的共享信息，模擬環境的性能有了極大的提高[9]。加入SVA后的驗證環境如圖3所示，通過把SVA直接與設計相連，可以和測試平臺有效的共享信息，同時還可以增強SVA檢查器的重用性。

圖3 SVA驗證平臺示意圖

2 NOR FLASH控制器驗證平臺

2.1 NOR FLASH控制器功能

本文所驗證的NOR FLASH控制器（以下簡稱FLASH控制器）是一個基于FPGA設計的子模塊，控制外部NOR FLASH存儲器的讀取，整個控制器邏輯運行在Xilinx公司的Virtex5系列芯片。控制器模塊主要是對多個控制信號和地址信號進行控制，達到與NOR FLASH交互的目的。支持SPANSION公司的S29GL512P芯片。

2.2 NOR FLASH控制器驗證平臺組成

根據NOR FLASH控制器的需求，本設計需要驗證控制器對存儲器的讀頁和讀時序進行驗證?；谏鲜鲂枨螅疚乃罱ǖ幕赟ystemVerilog?Assertion（SVA）和Verilog HDL驗證平臺如圖4所示。

圖4 NOR FLASH控制器驗證平臺示意圖

2.3 S29GL芯片模型

S29GL芯片模型的作用相當于實體的存儲器，可以產生和真實存儲器件近似的操作行為。此模型是從SPANSION公司官網下載的基于Verilog HDL的芯片仿真模型。它是FLASH芯片的仿真模型，可以依照S29GL512P芯片手冊上的時序要求，對模型進行相關的讀/寫等操作，支持對芯片的功能仿真。

2.4 FLASH_bfm模塊

FLASH_bfm模塊接口信號是FLASH芯片模型的讀、寫、片選使能等信號，內部封裝了FLASH模型的讀取、寫入、復位等函數（task），驗證平臺可以調用這些task，完成對FLASH芯片模型的特定操作。

2.5 標準參考模型和計分板模塊

標準參考模型模塊接口信號是FLASH芯片模型的片選使能、地址和數據等信號，調用FLASH_bfm模塊編寫的讀任務，實現了和FLASH控制器相同的功能，并將讀取的數據輸入給計分板。計分板模塊主要用來比對標準參考模型模塊讀取的數據和FLASH控制器（即DUT）輸出的數據是否一致，其接口是地址和數據等信號，輸出仿真比對的結果。

2.6 發生器和時鐘、復位信號模塊

發生器模塊主要用于產生FLASH寫數據和地址。本設計采用直接賦值的方式，即將控制器設計需求中需要燒錄的數據文件中的數據和地址讀取到一個存儲空間中。 存儲空間的裝載采用Verilog HDL的系統任務$readmemh來實現。時鐘、復位信號模塊按照控制器的需求，產生指定頻率的時鐘和指定復位時間的復位信號輸入給FLASH控制器。當FLASH控制器收到相應激勵后，產生FLASH讀、片選使能和地址信號輸入給FLASH芯片模型。

2.7 SVA模塊

SVA模塊接口信號是控制器的控制、地址和數據等信號，在頂層文件中使用bind綁定語句，將SVA模塊與控制器模塊的端口信號捆綁在一起。驗證FLASH控制器的讀時序是否滿足S29GL512P芯片的要求。

2.8 事務日志模塊

本模塊主要用來記錄驗證過程中的數據、異常等信息。本設計中利用此模塊記錄FLASH芯片模型中的地址、數據變化，采用Verilog HDL的系統任務$fmonitor來實現。

3 驗證結果

本文驗證平臺采用的系統環境是Windows操作系統，使用Mentor Graphics公司的Questa Sim 10.0c和HDL Designer Series 2011.1代碼設計工具，對NOR FLASH控制器的數據和時序進行了驗證。

3.1 控制器數據驗證

仿真平臺基于FLASH_bfm模塊封裝的task，對FLASH模型進行寫buffer操作如圖5所示。標準參考模型基于FLASH_bfm模塊中封裝的task對FLASH模型的讀操作如圖6所示。其中FLASH_OE_n為讀使能信號，FLASH_WE_n為寫使能信號，FLASH_CE_n為片選使能信號，FLASH_addr為地址信號，FLASH_data為數據信號。從兩圖對比可以看出，向FLASH模型中寫入的數據和標準參考模型讀出的數據一致，驗證了仿真模型的正確性。

圖5 仿真平臺寫buffer波形圖

圖6 標準參考模型讀FLASH模型波形圖

控制器對FLASH模型的讀操作的結果如圖7所示。其中：FLASH_CE_n為控制器發出的片選使能信號；FLASH_OE_n為控制器發出的讀使能信號；FLASH_WE_n為控制器發出的寫使能信號；FLASH_addr為控制器發出的地址信號；FLASH_data為控制器接收到的數據信號。從仿真波形中可以看到，控制器讀出的數據與仿真器寫入的數據一致，同時與標準參考模型讀出的數據一致，即控制器能夠正確的讀取外部NOR FLASH芯片中寫入的數據。

圖7 FLASH控制器讀FLASH模型波形圖

3.2 控制器時序驗證

本文對控制器讀時序采用SVA進行驗證，圖8是驗證完成讀操作時鐘周期的斷言運行結果。

圖8 Tavav波形圖

圖8中：FLASH_CE_n是控制器的片選使能信號；FLASH_OE_n是控制器讀使能信號；FLASH_WE_n是控制器寫使能信號；a_Tavav是對控制器完成讀操作時鐘周期的斷言。芯片手冊中要求完成讀操作的時間不能小于110 ns。圖中，第5個是斷言波形，藍色表示斷言是“inactive”狀態，綠色表示斷言是“active”狀態，如果斷言檢測到時序錯誤會出現紅色的小箭頭[10]。從圖中的運行結果，讀時鐘周期滿足要求。本文中對芯片片選和地址穩定到合法數據輸出的（Telqv）時間間隔，地址到合法數據輸出（Tapa）時間間隔，也分別采用兩條斷言進行驗證。

4 結 語

本文按照RTCA/DO?254設計保證規范的要求，利用SVA和Verilog HDL構建了一種NOR FLASH控制器的驗證平臺。該平臺對FPGA設計中NOR FLASH控制器的需求規范進行了成功的驗證。平臺的復用性和測試性為以后系統的驗證，設計的更改后的重復驗證提供便利，提高了驗證的效率。

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