硅微波BJT集電極-發(fā)射極漏電的失效機(jī)理分析

胡順欣，李明月，蘇延芬，鄧建國(guó)

(中國(guó)電子科技集團(tuán)公司第十三研究所，河北石家莊050051)

硅微波BJT集電極-發(fā)射極漏電的失效機(jī)理分析

胡順欣，李明月，蘇延芬，鄧建國(guó)

(中國(guó)電子科技集團(tuán)公司第十三研究所，河北石家莊050051)

介紹了硅微波雙極晶體管中一種集電極-發(fā)射極漏電的失效模式，著重從芯片制造工藝方面研究了失效機(jī)理。建立了RIE等離子體刻蝕等效電容模型，研究了電容介質(zhì)隧穿/擊穿誘發(fā)的工藝損傷和接觸孔側(cè)壁角度對(duì)PtSi的影響。結(jié)果表明：RIE干法刻蝕在接觸孔局部誘發(fā)Si損傷，接觸孔側(cè)壁角度減小導(dǎo)致參與合金的Pt總量增加，部分Pt沿此通道穿透發(fā)射結(jié)進(jìn)入中性基區(qū)形成深能級(jí)陷阱，在高反偏集電極-發(fā)射極電壓VCE作用下進(jìn)入擴(kuò)展的集電結(jié)空間電荷區(qū)，增加了空間電荷區(qū)電子-空穴對(duì)的產(chǎn)生率和集電結(jié)反偏電流ICO，形成快速增大的集電極-發(fā)射極漏電流ICEO，導(dǎo)致芯片失效。

硅微波雙極晶體管；介質(zhì)擊穿/隧穿；等離子體充電效應(yīng)；等離子體損傷；PtSi合金

隨著裝備系統(tǒng)對(duì)硅微波雙極晶體管提出更高增益、更高效率、更高可靠性的要求，硅微波雙極晶體管研制中的設(shè)計(jì)線寬和結(jié)深不斷縮小，器件的功率性能和頻率性能不斷提升。但隨著器件結(jié)深的減小和中性基區(qū)的減薄，越容易出現(xiàn)集電極-發(fā)射極穿通或漏電現(xiàn)象。對(duì)于集電極-發(fā)射極穿通或漏電失效機(jī)理研究，尤其是從工藝層面進(jìn)行的研究鮮有報(bào)道。本文從工藝層面對(duì)硅微波雙極晶體管芯片制造中出現(xiàn)的一種發(fā)射結(jié)反向擊穿電壓BVEBO和集電結(jié)反向擊穿電壓BVCBO均正常、而集電極-發(fā)射極電壓VCE漏電的失效機(jī)理進(jìn)行了研究。

1 失效分析

1.1 失效現(xiàn)象

一種梳狀電極結(jié)構(gòu)的硅npn型微波雙極晶體管芯片進(jìn)行BVEBO、BVCBO、BVCEO等直流參數(shù)測(cè)試。BVEBO、BVCBO均在規(guī)定范圍內(nèi)，單參數(shù)測(cè)試成品率達(dá)99%以上；芯片綜合成品率主要受BVCEO失效影響，表現(xiàn)為集電極-發(fā)射極電壓VCE漏電，測(cè)試曲線示意圖如圖1所示。

圖1 VCE測(cè)試曲線示意圖

圖2給出了VCE正常芯片和VCE漏電芯片的發(fā)射極接觸孔PtSi合金剖面SEM照片，基極接觸孔與發(fā)射極接觸孔現(xiàn)象相同。可以觀察到：在VCE正常的發(fā)射極接觸孔內(nèi)PtSi歐姆接觸層厚度均勻且連續(xù)；而在VCE漏電大的發(fā)射極接觸孔內(nèi)出現(xiàn)如圖2b所示的“PtSi異常”現(xiàn)象。

1.2 失效機(jī)理

圖2 發(fā)射區(qū)接觸孔PtSi合金SEM照片

圖3給出了VCE測(cè)試時(shí)的npn晶體管偏置和能帶圖，PtSi位置及Pt引入的深能級(jí)也同時(shí)繪制在圖中[1-3]。

隨著局部PtSi合金深度的增加，有效發(fā)射區(qū)厚度WE減小，同時(shí)PtSi/Si界面及其下方具有一定濃度和深度分布的深能級(jí)陷阱[2-4]逐漸接近、進(jìn)入甚至穿透發(fā)射結(jié)和中性基區(qū)；隨著VCE的增大，反偏的集電結(jié)空間電荷區(qū)向中性基區(qū)逐步擴(kuò)展，包含了越來(lái)越多的深能級(jí)陷，電子-空穴對(duì)的產(chǎn)生速率隨之加快，增大的集電結(jié)反偏漏電流ICO形成快速增加的集電極-發(fā)射極漏電流ICEO（抑ICO），導(dǎo)致芯片失效。

圖3 VCE測(cè)試時(shí)的npn晶體管

1.3 失效驗(yàn)證

PtSi合金制備工藝模塊包含接觸孔R(shí)IE干法刻蝕工藝、直流磁控濺射Pt和退火工藝。實(shí)驗(yàn)采用兩組正交條件進(jìn)行：（1）濺射Pt及退火條件不變、改變接觸孔刻蝕后的介質(zhì)保留厚度和側(cè)壁角；（2）刻蝕和Pt退火條件不變，改變Pt厚度。同時(shí)利用橢偏儀測(cè)量氧化層厚度，利用掃描電鏡觀測(cè)接觸孔側(cè)壁角和PtSi合金狀態(tài)。

2 實(shí)驗(yàn)結(jié)果與討論

2.1 實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)發(fā)現(xiàn)，Pt濺射厚度的改變對(duì)PtSi合金狀態(tài)沒有明顯影響。表1給出了接觸孔側(cè)壁角為50°、65°、80°和接觸孔刻蝕后介質(zhì)保留厚度為30 nm、60 nm、90 nm時(shí)的PtSi合金狀態(tài)。其中，d為Pt常規(guī)厚度，合金狀態(tài)以發(fā)生異常（圖2b）的接觸孔數(shù)量與總接觸孔數(shù)量的百分比來(lái)表征。由實(shí)驗(yàn)結(jié)果可以看出：（1）隨著干法刻蝕后介質(zhì)保留厚度從30 nm增加到90 nm，所有Pt濺射厚度和接觸孔側(cè)壁角度下的PtSi合金均趨于正常；（2）隨著接觸孔側(cè)壁角度由50°增加到80°以上，所有Pt濺射厚度和干法刻蝕SiO2保留厚度下的PtSi合金均趨于正常；（3）隨著Pt濺射厚度的減小，厚介質(zhì)保留厚度和大側(cè)壁角條件下的PtSi合金均趨于正常。

2.2 討論

從實(shí)驗(yàn)結(jié)果可以看出，PtSi合金的好壞與接觸孔硅表面狀態(tài)有關(guān)，干法刻蝕后硅接觸孔界面缺陷是導(dǎo)致PtSi合金異常的主要原因。

2.2.1 RIE干法刻蝕工藝

干法刻蝕工藝的采用會(huì)引入等離子體輻照損傷、物理?yè)p傷等工藝缺陷[5]。對(duì)于芯片表面覆蓋有一層導(dǎo)電薄膜的多晶硅柵刻蝕，人們進(jìn)行了大量天線效應(yīng)、等離子充電效應(yīng)損傷研究[6-9]。對(duì)于芯片表面為絕緣層的干法刻蝕損傷研究較少，并且集中在直接刻蝕到硅界面的研究。Ming Yang對(duì)干法刻蝕接觸孔到硅界面的損傷機(jī)理進(jìn)行了研究，指出直接刻蝕至Si界面時(shí)氧化層刻蝕副產(chǎn)物中的O+會(huì)導(dǎo)致結(jié)漏電、接觸電阻增大[10]。對(duì)于在未刻蝕到硅界面前，除了等離子體輻照損傷[11]外，本文認(rèn)為還存在一種“電容介質(zhì)”隧穿/擊穿誘發(fā)Si損傷。圖4a給出了RIE刻蝕系統(tǒng)結(jié)構(gòu)和等離子體-下電極等效電容模型示意圖，圖4b給出了刻蝕系統(tǒng)上、下電極和等離子體之間的電勢(shì)分布示意圖，圖4c給出了接觸孔刻蝕過程中接觸孔形貌及介質(zhì)厚度變化示意圖。

表1 實(shí)驗(yàn)結(jié)果

由于刻蝕過程中等離子體與陰極之間電勢(shì)差V2的存在，芯片附近自然形成一個(gè)以等離子體和下電極為兩極、等離子陰極鞘層和芯片表面SiO2為介質(zhì)的串聯(lián)等效電容。接觸孔刻蝕前的芯片表面介質(zhì)高低起伏，接觸孔底部SiO2層是表面介質(zhì)最薄區(qū)如圖4c所示。由于RIE刻蝕SiO2過程中的溝槽刻蝕效應(yīng)[12]，接觸孔底部?jī)蓚?cè)成為介質(zhì)最薄區(qū)，等效電容會(huì)在高電壓V2作用下發(fā)生Fowler-Nordheim隧穿或擊穿[12]，并在硅表面形成毛細(xì)放電通道。隨著刻蝕進(jìn)程深入，SiO2不斷損失，薄弱點(diǎn)/擊穿點(diǎn)會(huì)持續(xù)向接觸孔兩側(cè)擴(kuò)展（圖4c）。同時(shí)SiO2的減薄，電場(chǎng)不斷增強(qiáng)，導(dǎo)致介質(zhì)擊穿/隧穿的損傷愈發(fā)嚴(yán)重。在刻蝕到介質(zhì)保留厚度終止時(shí)，形成中間輕微、兩側(cè)嚴(yán)重的放電損傷區(qū)。

2.2.2 Pt濺射及退火工藝

圖4 RIE刻蝕系統(tǒng)示意圖

直流磁控濺射是物理淀積系統(tǒng)的一種，其濺射厚度遵循接收角理論[12]，即系統(tǒng)平面中任意角度濺射速率均相等，芯片表面任意一點(diǎn)的薄膜濺射厚度與平面的濺射厚度之比等于其所在點(diǎn)的接收角度與平面角度(180°)之比。圖5給出了濺射過程中Pt成為連續(xù)膜前（圖5a）、后（圖5b）的接觸孔內(nèi)外Pt分布、接觸孔側(cè)壁角和接收角。根據(jù)接收角理論，平面處的接收角度明顯比臺(tái)階處的大，并且在接觸孔底部邊緣有最小接收角，因而平面處的Pt會(huì)快于接觸孔側(cè)壁上的Pt從顆粒變成連續(xù)膜。

高溫下Pt會(huì)向Si晶格中擴(kuò)散，形成替位式和間隙式雜質(zhì)存在并引入深能級(jí)陷阱[2-4]。當(dāng)接觸孔底部Si表面存在損傷通道時(shí)，Pt會(huì)沿著通道優(yōu)先擴(kuò)散，在參與合金的Pt總量（即PtSi總體積）一定時(shí)，減小有效擴(kuò)散面就會(huì)導(dǎo)致局部PtSi厚度增加。此外Pt的來(lái)源除了接觸孔底部，還有接觸孔側(cè)壁甚至孔外平面。接觸孔底部寬度一定時(shí)，隨著接觸孔側(cè)壁角度的增加和Pt濺射厚度的減薄，參與合金的Pt總量在減少，PtSi厚度隨之減小。

圖5 濺射過程中Pt膜的變化

3 結(jié)論

介紹了硅微波晶體管芯片制造工藝中一種集電極-發(fā)射極漏電的失效現(xiàn)象，從工藝層面分析了芯片失效機(jī)理：Si表面在接觸孔刻蝕等效電容介質(zhì)隧穿/擊穿作用下形成損傷通道，減小了Pt合金面積；接觸孔側(cè)壁角度減小導(dǎo)致參與合金的Pt總量增加；Pt在退火溫度下沿此通道快速擴(kuò)散進(jìn)Si形成PtSi，同時(shí)部分Pt穿透發(fā)射結(jié)進(jìn)入中性基區(qū)并引入深能級(jí)陷阱；陷阱在持續(xù)提高的反偏集電極-發(fā)射極電壓VCE作用下被包進(jìn)不斷擴(kuò)展的集電結(jié)空間電荷區(qū)，增加了空間電荷區(qū)電子-空穴對(duì)的產(chǎn)生率，集電極-發(fā)射極漏電流ICEO隨集電結(jié)反偏電流ICO快速增大，導(dǎo)致芯片失效。通過增加接觸孔側(cè)壁角度和接觸孔刻蝕后介質(zhì)保留厚度，避免了由于PtSi合金異常導(dǎo)致的集電極-發(fā)射極漏電失效。

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Study on the Failure Mechanism of Collector-Emitter Leakage in Silicon Microwave Bipolar Transistor

HU Shunxin，LI Mingyue，SU Yanfen，DENG Jianguo

(The 13thResearch Institute of CETC，Shijiazhuang 050051，China)

The failure model of the collector-emitter leakage in the silicon microwave bipolar transistor was introduced.The failure mechanism was studied base on the manufacture process.The equivalent capacitor model in RIE etch system was built，the influences of the contact sidewall angle and the plasma damage from the capacitor dielectric breakdown or tunneling to the PtSi alloy were researched. The results show that the partial increased total Pt by decreasing the contact sidewall angle，diffused into the base，the traps which could increase the electron-hole generation rate and reverse currentICOin collector-base junction depletion region were formed，and the collector-emitter currentICEOwas quickly increase with the collector-base junction currentICO.

Silicon microwave bipolar transistor；Dielectric breakdown or tunneling；Plasma charging effect；Plasma damage；PtSi alloy

TN305；TN405

：A

：1004-4507(2015)07-0018-05

胡順欣(1979-)，男，山東臨沂人，碩士，工程師，研究方向?yàn)槲⒉üβ势骷酒圃旒笆Х治觥?/p>

2015-06-26