接收機的中頻處理技術

摘要：本文對數字中頻信號處理技術進行了研究，采用軟件無線電的設計思想和解決方案，提出了一種基于“AD+FPCJA”的中頻信號處理技術，在頻譜分析儀及信號分析儀等接收機中應用廣泛。本文網絡版地址：http：//www.eepw.com.cn/article/273265.htm

關鍵詞：數字中頻；軟件無線電；AD；FPCJADOI：10.3969/i.issn.1005-5517.2 015.4.006

引言

隨著數字技術的發展，接收機的設計越來越多地采用軟件無線電（software radio）的思想，以開放性、可擴展、結構精簡的硬件為通用平臺，把盡量多的功能用可重構、可升級的構件化軟件來實現。從實際設計來說，射頻模塊盡量簡化，將信號通過ADC轉換為數字信號進行處理，提高接收機的穩定性、通用性并降低實現成本。在接收機中，最常用的是頻譜分析和信號分析功能，本文以現場可編程邏輯器件（FPGA）為設計基礎，簡述頻譜分析和信號分析的中頻處理。

1.方案

輸入的射頻信號經過變頻模塊生成153.6MHz的中頻信號，通過ADC進行122.88MHz頻率采樣，數字信號送入FPGA進行數字下變頻（DDC）、CIC抽取、RBW濾波、求模、視頻濾波、檢波后存入RAM后送CPU進行頻譜分析：經過DDC、半帶濾波及CIC后存入DDR2后送CPU進行信號分析，包括矢量信號解調，GSM、TD-SCDMA、WCDMA、TD-LTE及FDD-LTE分析等通信制式的非信令解潤。具體中頻處理框圖如圖1所示。

2.具體實現

2.1模數轉換（AD）

ADC是整個中頻處理的關鍵部分，它直接關系到整個接收機的性能指標，其選用主要參考二個指示，即信噪比和采樣頻率。由于信噪比與ADC的有效位數有直接關系：SNR=（6.02N+1.76）dB，其中N為ADC的位數，所以盡量選用高位數ADC；同時，由于中頻的寬帶化需求，需要高采樣時鐘的ADC，如要滿足40MHz的分析帶寬，理論上要求采樣時鐘大于80MHz，本設計的采樣時鐘為122.88MHz。綜合兩方面考慮，ADC我們選用了LINERA公司的LTM9001。

2.2數字下變頻

數字下變頻（DDC）是數字接收機中的關鍵技術，廣泛應用于雷達、聲納和無線電接收機中，主要將中頻信號混頻到基帶，便于后續處理。它跟模擬下變頻類似，包括數字混頻器、數字控制振蕩器及數字低通濾波器三部分，基本結構圖見圖2所示。

在本設計中， 由于fo=153.6MHz， fs=122.88MHz，滿足fo/fs=（2n+l）/4，NCO輸出為cos（0）、cos（π/2）、cos（π）、cos（3π/4），即1，o，一1，o等幾個特殊值，實現了免混頻，用簡單的組合邏輯和取反電路就能實現，具體方法為：先將輸入信號每隔2個取2補碼，形成一個新的數據流；再將新數據流每隔一個置O，所得輸出就是混頻后的信號。

2.3 CIC抽取濾波

在數據處理系統中，經常需要將信號的采樣率降低以便其后進行數字處理或存儲，接收機最常用的是CIC抽取濾波或半帶抽取濾波。CIC濾波器是級聯積分梳狀濾波器（CascadedIntegrator - Comb Filter）的簡稱，其基本構成單元是積分器和梳狀濾波器。經過若干級級聯后可實現采樣率整數倍的抽取和內插，在接收機的設計中，主要采用CIC進行抽取。抽取濾波器可以實現降低取樣速率并能使通帶混疊或誤差依據在要求的范圍之內。積分器和梳狀濾波器的原理圖如圖3所示。

在濾波器的實現時，CIC將只有加法而沒有乘法，有效地節省了硬件資源。其FPGA實現框圖及其控制時序圖如下，只需通過改變抽取率R值，就可以實現大范圍整數倍抽取。

2.4 RBW率采樣速率，但頻譜分析儀需要實現從1Hz～3MHz的分辨率帶寬，此時，為了得到更高質量的頻譜波形，需要添加高斯FIR濾波，這里RBW大于等于lkHz時選擇了25級、22bit濾波器系數，RBW小于lkHz時選擇了1024級。22bit濾波器系數，滿足帶外衰減優于100dB。

2.5半帶濾波抽取

半帶濾波器（Half-Band Filter）在多速率信號處理中有著特別重要的位置，半帶FIR濾波器系數對稱、約一半的系數為零，可節約FPGA的MAC資源，是一種高效的數字濾波器。因此這種濾波器特別適合實現D：2M（即2的冪次方倍）的抽取或內插，而且計算效率高，實時性強。

圖5采用半帶抽取方式實現降低信號采樣速率的要求。假設有N級半帶濾波器實現抽取，Fs。是輸入采樣速率，FSN是第N級半帶濾波器的輸入采樣速率，則FSN=Fso/2N，且信號經過每一級半帶濾波器抽取后，帶寬變為原來的一半。半帶濾波和CIC抽取濾波結合降低信號的采樣率，實現大跨度碼元速率信號的處理。

2.6求模

數字中頻信號經下變頻分解為正交的I和Q略，經濾波處理過后，信號序列的每一點分別對應I路和Q路的兩個值a和b。就是信號序列每一點的幅度值。由于采用了硬件方式實現幅度運算，會消耗大量的硬件資源。在這里，采用一種新的逼近算法，采用寄存器結構即可實現，首先對數據a和b分別移位處理得到絕對值，然后計算a1=lal +lbl，bl=∣b∣-∣a∣；按照下面的框圖遞推計算a（n）并逼近真值，增加循環次數可提高數值精度。當遞歸次數n等于6時，可得到精確的幅度值，誤差為0.02dB。

2.7視頻濾波

視頻濾波器在求模值之后，是一種低通濾波器，用以平均噪聲起伏，平滑顯示結果。一個較窄的視頻濾波器相當于一個平均電路、雖然它不能改變靈敏度，但能減小噪聲對被觀測信號的影響。在缺省情況下，一般設置為與分辨率相等，但在測量脈沖信號或隨機信號時，適當加大或減小視頻濾波帶寬可以更準確地觀察信號。該設計采用一階滯后濾波法來實現視頻濾波。

一階滯后濾波法首先選擇一個常數a=O～1.計算方式為：本次濾波結果=（l-a）+本次采樣值+a+上次濾波結果。它可以對周期性干擾具有良好的抑制作用、適用于波動頻率較高的場合，缺點就是靈敏度偏低。

2.8檢波

數字系統有一個固有的問題，就是無論顯示使用多少個數據點，每個點都代表一定的頻率間隔和一定時間間隔內的數值，這個間隔稱為進程（ Bucket）。檢波方式就是對每個進程所包含的子進程數據進行不同方式選取，使每個進程得到一個檢波數據輸出并顯示在屏幕上。頻譜儀常用檢波方式主要有取樣值、最大值、最小值、有效值及平均值檢波等方式，其檢波方式如圖7所示。

2.9存儲

在頻譜分析應用中，由于數據量較少，存儲介質采用FPGA內部的RAM（XC5VSX35T內部RAM空間3Mb左右）即可，但在數據分析過程中，經常需要采集大數據量的信號數據，例如在TD-LTE信號分析中，經常需要用61.44MHz采樣時鐘采集lOms的IQ兩路各16位數據，數據量約為18Mb，TD-LTE-A信號分析，所以采用了基于FPGA的DDR2 SDRAM存儲方案，如MT47H128M16存儲容量為2GB。在設計時必須考慮正確的布線阻抗、傳播延遲以及信號完整性等因素，通過FPGA內的MIG等實現對DDR2的控制，根據需要選擇控制命令組合，完成簡單可靠的數據存儲。

3.結果

輸入信號經過上述流程處理經CPU計算顯示后，可以實現頻譜分析及矢量信號、通信制式信號解調等眾多功能，其典型測量應用示例見圖8。

4.結論

本中頻信號處理采用了軟件無線電的設計理念，硬件結構簡單，主要的數據處理都采用軟件模塊重構思路，應用靈活，能完成大跨度碼元速率信號的頻譜，解調等分析，只要不大于分析帶寬的信號就能夠實現處理并通過存儲計算的方式得到分析，完全滿足設計需要，在接收機領域應用廣泛，采用該設計的接收機已經投放市場并得到了市場檢驗。