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高動態環境下猝發DQPSK系統載波跟蹤設計與實現

2015-04-12 00:00:00丁法珂
現代電子技術 2015年13期

摘 要: 針對高動態環境下猝發DQPSK通信系統,提出一種四相鑒頻頻率牽引、鑒頻輔助鑒相的載波跟蹤方案,通過Matlab仿真驗證,并編寫VHDL程序在FPGA中實現,最終在硬件平臺上進行性能測試,測試結果表明該方案可行,硬件實現達到了設計指標要求。

關鍵詞: DQPSK; 載波跟蹤; 高動態; 猝發通信

中圖分類號: TN850.4?34 文獻標識碼: A 文章編號: 1004?373X(2015)13?0010?03

Abstract: The carrier tracking scheme for frequency pulling of four?phase frequency discrimination and frequency discrimination auxiliary phase discrimination is proposed for burst DQPSK communication system in high dynamic circumstance. The scheme was verified by Matlab simulation, and realized in FPGA with VHDL program. Performance test was proceeded on hardware platform. The test results show that the proposed scheme is feasible. Hardware implementation satisfies the requirements of design objective .

Keywords: DQPSK; carrier tracking; high dynamic; bust communication

0 引 言

差分四相相移鍵控(DQPSK)調制具有較好的頻帶利用率及良好的抗干擾性能,在數字微波通信系統中得到了廣泛應用。載波跟蹤是DQPSK信號相干接收的關鍵技術之一,受多普勒頻移和本振不穩定等因素的影響,接收信號存在頻率漂移,從而使收發載波存在較大頻偏,直接影響到接收機的性能,因此必須將頻偏消除。而在高動態環境下,且采用猝發通信模式,對系統載波捕獲速度與跟蹤精度提出更嚴格的要求,常用的科斯塔斯(COSTAS)載波跟蹤環路已不能滿足使用要求。因此,采用一種四相鑒頻[1-3]頻率牽引、鑒頻輔助鑒相的載波跟蹤方案[4],并編寫VHDL程序在FPGA中實現[5-7],最終在硬件平臺上進行性能測試,測試結果表明該方案可行,硬件實現達到了設計指標要求。

1 DQPSK中頻接收總體方案

中頻接收機總體方案如圖1所示[8]。

經A/D采樣的中頻信號和NCO輸出的正交載波相乘后,頻譜搬移到0中頻附近,此時數據流的速率仍很高,為40.96 MHz,采用積分梳狀濾波器低通濾波,同時進行16倍抽取,將數據速率降低到2.56 MHz,最后進行匹配濾波得到基帶信號。

先對下變頻、降速率的I,Q兩路數據進行四相鑒頻頻率牽引,牽引到一定頻差后四相鑒頻器停止工作,轉向鑒頻輔助鑒相環路跟蹤載波,所生成的相位誤差信號送入環路濾波器,濾除高頻分量后作為載波相位調整信息送入NCO產生所需頻率的載波。

基帶信號在符號判決器中完成解調,再經并/串轉換得到輸出數據。

2 載波跟蹤具體設計

2.1 四相鑒頻算法

輸入的中頻信號經過正交解調和相關積分后,載波多普勒頻移被牽引到一個頻率搜索單元范圍,此時頻率估計誤差仍然較大,有可能超出鑒頻的線性跟蹤范圍。因此,首先用四相鑒頻器將誤差降低到較小的頻差范圍內。

環路中I,Q兩路信號積分清零的輸出可表示為:

[I(k)≈AD(k)sinc{[Δf(k)]?πT}cos(φk)+nI(k)]

[Q(k)≈AD(k)sinc{[Δf(k)]?πT}sin(φk)+nQ(k)]

式中:[A]為信號幅度;[D(k)]為數據信息;[Δf(k)]為頻偏;[φk]為相位差。

頻率誤差信號通過比較兩個連續時序同相正交信號分量獲得,計算同一時刻同相、正交信號分量絕對值之差為:

[I(k)-Q(k)=A?R[ε(k)]?sinc{[Δf(k)]?πT}?{cosφk-sinφk}]

式中:[ε(k)]為誤差信號;[T]為數據持續時間。

由于載波跟蹤時碼相位估計對準在一個碼片范圍內,則[R[ε(k)]>0,][I(k)-Q(k)]的符號與[η={cosφk-sinφk}]的符號相同,可將載波頻率誤差分割成4個區間,設頻率誤差信號為[β],則有:

[β=sgn[I(k)]?[Q(k)-Q(k-1)],I(k)≥Q(k)-sgn[Q(k)]?[I(k)-I(k-1)],I(k)

2.2 鑒頻輔助鑒相

四相鑒頻牽引后,頻差縮小到一定范圍,由于系統采用猝發工作模式,要求在盡量小的時間內穩定跟蹤載波,而常用的COSTAS環鎖相需要的時間較長,為加快載波調整速度,需采用AFC(自動頻率控制)環路進行輔助捕獲。鑒頻輔助鑒相框圖如圖2所示。

積分清零后的基帶信號,采用延遲相干解調的方式提取符號信息,并產生輔助鑒相的頻率誤差信號。實現框圖如圖3所示。

實現符號[φfixed]=-45°旋轉:

[(Ik+jQk)12ejφfixed=(Ik+jQk)12e-jπ4=(Ik+jQk)(1-j)2]

[Ikrot=12(Ik+Qk)]

[Qkrot=12(Qk-Ik)]

延遲一個時鐘周期得[Irot(k-1),Qrot(k-1)。]

[Ak=I2k+Q2k, φk=tan-1QkIk, Sin(k)=Ik+jQk]

連續符號間的復共軛乘積為:

[Sout=Sin(k)?[Sin(k-1)ejφfixed]?=AkAk-1ej(φk-φk-1-φfixed)=AkAk-1ej(Δφmod-Δφrot(k)-φfixed)=(Ik+jQk)[(Ik-1+jQk-1)ejφfixed]?=(Ik+jQk)[(I(k-1)rot+jQ(k-1)rot)2=Dot(k)+jCross(k)]

[Dot(k)=Re[Sout]=AkAk-1cos[Δφmod-Δφrot(k)-φfixed]=[I(k)?Irot(k-1)+Qk?Qrot(k-1)]2=12[I(k-1)+Q(k-1)]?I(k)+12[Q(k-1)-I(k-1)]?Q(k)]

[Cross(k)=Im[Sout]=AkAk-1cos[Δφmod-Δφrot(k)-φfixed]=[Q(k)?Irot(k-1)-Ik?Qrot(k-1)]/2=12[I(k-1)+Q(k-1)]?Q(k)-12[Q(k-1)-I(k-1)]?I(k)]

[Δφk=Δφmod(k)+Δφrot(k)]

[Δφk]表示由于調制而引起的相鄰符號間的相差,對DQPSK信號而言,此值為0°,90°,180°,270°,[Δφmod(k)]表示由于收發頻差而引起的相鄰符號間的相差,[Δφrot(k)]表示符號旋轉角度,這里為-45°旋轉。

DQPSK信號的頻率誤差信號為:

[ε=sign[Dot(k)]?Cross(k)-sign[Cross(k)]?Dot(k)]

本設計所用的鑒相算法為改進型硬判決COSTAS環鑒相算法[9],在基本的COSTAS環加上[tanhkEN0]的非線性變換能實現最佳相位估計,然而要硬件實現[tanh]變換相當復雜,于是要尋找簡單而容易實現的[tanh]變換的近似函數。在大信噪比且[x]>>1時,發現[tanh]可以近似看作取信號[x]的符號(±1),而取符號運算FPGA實現簡單。

推廣到DQPSK載波恢復,改進后的鑒相算法的相位誤差信號為:[ε=sign[I]?Q-sign[Q]?I,]當環路的相位誤差[φ=θ-θ]較小或信噪比高的時候,環路的相位誤差信號將為[ε=Asinφ,]為正弦鑒相特性。完成頻率誤差和相位誤差運算后,按照圖2所示的結構,采用一階鎖頻環輔助二階鎖相環。

可以看出,四相鑒頻、鑒頻輔助鑒相結構相似,VDHL實現簡單,取符號運算只需判斷信號的最高位是‘0’還是‘1’,各項誤差信號只需進行基本的加法、乘積運算便可得出。四相鑒頻環路將頻差縮小到一定范圍后便停止工作,轉向鑒頻鑒相環路捕獲跟蹤載波,最后誤差信號經環路濾波器后,作為載波NCO的頻率控制字的調整量,調整NCO輸出所需頻率的載波。

3 仿真測試

Matlab仿真時,調制信息速率設為20 kHz,載波頻率設為70 MHz,A/D采樣速率為40.96 MHz。調制信息通過串/并轉換、差分編碼、載波調制后經AWGN信道輸出,A/D采樣后的數據通過DDC下變頻,CIC抽取濾波[10],數據速率降至2.56 MHz,之后進入載波跟蹤環路計算載波頻差反饋給本地載波NCO。當載波中心頻率存在4 kHz偏移的情況下,系統正常工作,完全滿足指標要求。

頻差跟蹤仿真結果如圖4所示。

載波跟蹤算法經VHDL實現后,嵌入到中頻接收系統中,最后下載到Altera公司EP2S60芯片內進行測試,結果表明所采用的算法及實現滿足技術指標要求。

4 結 論

本文針對高動態環境下猝發DQPSK通信系統,提出一種四相鑒頻頻率牽引、鑒頻輔助鑒相的載波跟蹤方案,并編寫VHDL程序在FPGA中實現。實際測試結果表明,所采用的載波跟蹤算法捕獲時間短、跟蹤范圍寬,滿足設計指標要求。

參考文獻

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