基于BWDSP100處理器的無源雷達信號處理系統

許德剛

(1.中國電子科技集團公司第38研究所，合肥 230031;2.安徽省空間和數字陣列重點實驗室，合肥 230031)

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基于BWDSP100處理器的無源雷達信號處理系統

許德剛1,2

(1.中國電子科技集團公司第38研究所，合肥 230031;2.安徽省空間和數字陣列重點實驗室，合肥 230031)

針對國產BWDSP100處理器的性能和特點，提出了由4片BWDSP100處理器芯片構成的任務式并行信號處理系統，滿足無源雷達大運算量的信號處理算法要求。該系統并行實現波束形成、自適應干擾抑制、長時相干積累和目標檢測處理等。分析了雷達的主要信號處理模塊在系統中的實現算法，估計了其運算量。實際工程應用表明該多片數字信號處理并行系統應用于無源雷達系統中，滿足了雷達信號處理開放性、可擴展性的要求，提升了無源雷達系統的性能。

無源雷達；BWDSP100處理器；自適應干擾抑制；長時相干積累；目標檢測

0 引 言

基于非合作照射源的無源雷達系統是利用民用廣播、電視信號作為照射源進行目標探測[1]，因其反隱身、反偵察、生存能力強等特點，國內外進行了大量研究。在實際應用中，照射源功率較低，依靠長時間的積累處理來提高目標的檢測概率，因此信號處理的運算量很大。提出了以4片國產“魂芯一號”(BWDSP100)[2]構成的多處理器并行處理系統，介紹了由4片BWDSP100實現無源雷達信號處理功能的一種系統方法，以解決無源雷達系統長時積累的大運算量處理。

1 基于無源雷達的并行處理設計

1.1 無源雷達的信號處理系統

無源雷達主要利用電臺信號的直達波與目標反射的回波信號進行多普勒相關處理來進行目標的檢測和定位。照射源多為調頻廣播、電視信號等商用輻射源，采用非相參的連續波體制。

為了實現目標檢測，采用長時相干處理技術；由于系統與電臺間不能有遮擋，造成天線接收目標回波的同時，必然會接收到直達波信號、經高山和建筑物等反射的多徑信號，因此必須進行空時自適應干擾抑制處理[3]，其處理的基本框圖如圖1所示。

圖1 無源雷達信號處理框圖

由于系統采用的長時相干處理和空時自適應干擾抑制處理所需要的運算量比較大，若采用基于ADSPTS101或ADSPTS201處理器[4-5]來設計，則所需的硬件設備較多,系統比較復雜,實現起來比較困難。所以采用國產的“魂芯一號”處理器，該處理器的乘法器為16個，可并行處理，整個芯片的處理能力相當于國外ADITS201芯片處理能力的6～8倍，較好地滿足了系統大運算量的要求。

1.2 多片并行處理系統的設計

根據無源雷達信號處理系統的功能，本系統的設計采用4片BWDSP100的數字信號處理器(DSP)芯片，如圖2所示。DSP之間采取鏈路口網格方式連接，任意2片DSP都可以通過LINK鏈路口實現數據通信。信號處理板中各DSP主要通過LINK鏈路口點對點連接實現數據通信，同時每個DSP通過鏈路口與現場可編程門陣列(FPGA)進行數據通信，從而實現BWDSP100對外數據交換。每個BWDSP100有4個8 bit鏈路口，鏈路口時鐘速率可以選定為內部時鐘速率的1/8、1/6、1/4、1/2,LINK鏈路口數據通過直接存儲器存取(DMA)方式向片內或片外存儲器傳送，每個鏈路口都有自己的緩沖寄存器。

圖2 BWDSP100處理系統架構

系統采用的BWDSP100芯片是32位靜態超標量處理器[6]，它采用16發射、單指令流、多數據流架構(SIMD)，指令總線寬度512位，內部數據總線采用非對稱全雙工總線，讀總線512位，寫總線256位，共有11級流水。處理器的工作主頻為500 MHz，內部包含4個基本執行宏(簡稱宏)，每個執行宏由8個算術邏輯單元(ALU)、4個乘法器(MUL)、2個移位器(SHI)、1個超算器(SPU)以及1個通用寄存器組成。運算部件支持16位/32位定點、32位浮點，16位/32位定點復數、32位浮點復數等數據格式，是一款性能優越的國產高性能數字信號處理器。而同款類型ADI公司的TS201只有2個基本執行宏，每個執行宏只有2個乘法器，所以該國產芯片的處理能力得到了大大提高。

根據系統架構的特點，4片BWDSP100的DSP芯片完成自適應干擾抑制處理和目標檢測，其中DSP1經外部鏈路口輸入各通道的I、Q數據，在DSP1中完成通道數據的校正處理和波束形成處理，并將處理后的數據通過片間鏈路口發送給DSP2。DSP2對回波信號進行自適應抗干擾處理，完成干擾信號的抑制作用，然后DSP2將所有處理完的數據通過片間鏈路口送至DSP3。

輸入的數據在DSP3中進行長時二維相干積累處理，因為需大數據量的交換，片內存儲器不能滿足要求，所以DSP3以外部DMA方式將數據輸入到DDR2存儲器中進行交換。

同時，在DSP4中完成目標的檢測和處理功能，最后DSP4將目標信息以中斷方式通過計算機程序配置項目(CPCI)總線輸入到主機中顯示。整個系統的時序控制采用FPGA來協調系統的運行，同時，通過片間寫標志字的方式來避免資源沖突以保證系統的正常運行。

2 系統主要功能的實現

2.1 自適應抗干擾處理

在無源探測中對雜波進行自適應抗干擾處理，其自適應處理的方法有很多種，例如最小均方(LMS)誤差算法[7]、遞推最小二乘(RLS)算法[8]和盲自適應算法等。其中RLS濾波器收斂速度快，收斂精度高，但運算量大；而LMS算法運算量雖然小，但收斂速度慢，對消效果相對于RLS來說較差，所以系統中選擇RLS來進行自適應干擾對消處理。由于此算法為迭代型，故應在已得迭代式組外，在計算的初始部分設置合理的初始值組，根據經驗設定一般可得到較快的收斂效果。

根據算法設計的要求，得到RLS處理方法的算法流程如下：

步驟 1，初始化：

設W(n)為濾波權系數，其初始化值W0=0，P(n)為計算[XXT]-1的遞歸項，其初始化值P0=δ2I，(其中δ為很小的正常數，I為單位矩陣)。

步驟2，權值更新：

G(n)=[λ+XT(n)P(n-1)X(n)]-1P(n-1)X(n)

(1)

P(n)=λ-1[P(n-1)-G(n)XT(n)P(n-1)]

(2)

E(n)=d(n)-XT(n)W(n-1)

(3)

W(n)=W(n-1)+μG(n)E(n)

(4)

式中：d(n)為雷達回波信號；X(n)為參考信號；E(n)為誤差信號；G(n)為濾波更新矢量;λ為遺忘因子，主要用于增加新數據的權重，以增強對非平穩信號的適應性，λ是自適應濾波器具有對輸入過程特性變化的快速反應能力，而當λ>1或λ<1時，算法不收斂,當λ在1附近時算法收斂，且穩態誤差比小。

從運算量上對RLS算法進行分析，若濾波器的階數為N，每次迭代運算需要的運算量大約為 3N×N+2N次復乘。在該系統中信號的帶寬約為0.15 MHz，而BW100的DSP芯片主時鐘達到了500 MHz，芯片內的乘法器為16個，所以該芯片在此信號帶寬下可提供53 300次乘法運算。由于系統中濾波器的階數N=32即可滿足對消要求，對應需要的運算量約為13 000次乘法運算，因此1片BWDSP100的DSP芯片完全滿足波束的自適應干擾抑制處理要求。

2.2 長時相干積累處理

相干積累處理也就是對于接收機正常通道接收的回波信號x(n)和參考通道接收到的信號ref(n)分別在距離上和頻率上滑動相干積累，對于采樣后的離散信號也就是：

(5)

式中：y(n)=ref(n)*；m為滑動單元數，代表距離單元；f為多普勒頻率；N為相干積累的長度。

由于無源雷達利用的照射源功率較低，對于遠距離目標及小目標所反射的回波信號較弱，必須利用目標回波信號和參考信號長時積累處理，獲得目標信號的增益。但是長時積累處理增加了數據積累的長度，而且在距離和速度上都要進行相干積累運算，運算量很大，實時處理較難實現。為此利用BW100DSP芯片在頻域上實現信號的長時積累處理，降低運算量。

據算法實現的要求，要對回波信號和參考信號做2 048點復數快速傅里葉變換(FFT)運算。復數FFT完成后必須和預先存儲好的加權系數相乘，需要做2 048個復數乘法，相乘結果還需做2 048點復數逆快速傅里葉變換(IFFT)，以獲得相干結果。在BWDSP100芯片中完成2 048點復數FFT運算大概需要3 000個時鐘周期即10μs(其中BW100芯片的主頻按300MHz計算)，同時完成2 048個復數乘法僅約需7μs，所以完成2 048點數據的相關積累需要37μs左右，在1片DSP中即可完成。

2.3 目標檢測

雷達信號處理的首要任務是干擾抑制和信號檢測，因此需要利用干擾和信號的不同特征，正確處理信號處理與雷達環境的關系問題。在復雜的雜波環境中要檢測出運動目標回波信息，采用基于恒虛警率(CFAR)處理的自適應門限技術，保證雷達的檢測概率，同時防止雷達的虛警概率發生太大變化，可使雷達終端不致因干擾太強而過載，以保證顯示畫面干凈，實現目標的自動跟蹤和檢測。本系統采用基于瑞麗分布的CFAR處理方式，恒虛警檢測首先需要確定待測樣本的背景窗，窗的大小與雷達的參數相適應，如圖3所示。

圖3 目標檢測的處理框圖

該系統采用分頻道CFAR處理方式，選取左右較大值作為目標背景，考慮系統信號帶寬較低，而雜波變化不是很大，取N=16,即左右16單元選大準則。根據信號帶寬的要求，目標檢測的保護單元為左右各2個距離單元，剔除目標幅度值對門限的影響。系統采用左右16單元對數平均選大的算法，充分利用BWDSP100的多個基本執行宏和乘法器并行處理的特點，實現800個距離單元、128個通道的恒虛警檢測大概需要160 μs，在1片中完成該系統的目標檢測處理。

3 系統軟件的設計流程

系統的主要功能都在DSP中完成，相應的處理算法在不同的DSP中實現。其中FPGA輸入到DSP中的數據通過外部LINK口進行傳輸，輸入輸出數據的處理流程嵌套在DSP的信號處理流程中，4片DSP主要完成信號的處理功能，運算結果通過CPCI總線進行傳輸。系統按功能簡化設計流程[9]，其大致的系統設計流程如圖4所示。

圖4 系統的設計流程

系統設定DSP1為主處理器，由它完成系統的初始化、配置及通信等，同時進行運算處理工作，FPGA完成系統的一些控制功能。首先系統接收到數據時，FPGA將相應的數據進行存儲，并通過中斷通知DSP1,隨后DSP1根據中斷信號發送請求給FPGA，啟動DSP1與FPGA之間的LINK口傳輸。DSP1完成波束形成和校正處理后，通過DSP1和DSP2之間的標志信號進行握手，啟動DSP1和DSP2之間的片間LINK口進行數據交換。在DSP2中完成自適應抗干擾處理之后，按同樣方式啟動片間LINK口進行數據傳輸。在片內和外部存儲器之間通過DMA方式進行數據傳輸，處理結果通過FPGA與DSP之間的外部LINK傳輸到FPGA中，再通過CPCI總線輸出運算結果。

4 結束語

無源雷達系統主要是利用自適應抗干擾技術和長時間相干積累技術實現目標探測，該算法運算量大而且難以實現。本文提出了一種基于多BWDSP100器件的雷達信號處理方法，以4片BWDSP100為松耦合式、基于任務式的并行系統方案，每片DSP完成不同的信號處理功能。在實際工程應用中，該系統滿足了雷達信號處理的實現功能以及開放性、可擴展性的要求，提升了無源雷達系統的性能。

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[9] 中國電子科技集團公司第38研究所.BWDSP100軟件用戶手冊[M].合肥：中國電子科技集團公司第38研究所,2011.

Passive Radar Signal Processing System Based on BWDSP100 Processor

XU De-gang1,2

(1.No.38 Research Institute of CETC,Hefei 230031,China;2.Anhui Province Key Laboratory of Space and Digital Array,Hefei 230031,China)

Aiming at the performances and characteristics of homegrown BWDSP100 processor,this paper puts forward the task-type parallel signal processing system consisting of four BWDSP100 processor chips,which meets the requirements of large computation amount signal processing algorithm for passive radar.Beam forming,adaptive interference suppression,long time coherent accumulation and target detection processing,etc. are implemented in the system in parallel.This paper analyzes the realization algorithm of main signal processing modules of radar in the system,estimates its computation amount.The practical engineering application shows that the multi-digital signal processing parallel system applied to passive radar system meets the requirements of open and expansibility for radar signal processing,which enhances the performances of passive radar system.

passive radar;BWDSP100 processor;adaptive interference suppression;long time coherent accumulation;target detection

2015-02-09

TN958.97

A

CN32-1413(2015)02-0072-04

10.16426/j.cnki.jcdzdk.2015.02.019