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基于FPGA的繼電保護裝置內部IRIG-B同步系統

2015-03-15 05:50:32
電子世界 2015年18期
關鍵詞:信息

1 繼電保護裝置內部同步概況

現代電力系統跨大區聯網的實現,使得電力系統的規模越來越大,電網結構愈趨復雜,各種類型的電網故障要求繼電保護設備能夠快速準確的判斷故障并做出相應動作。同時,隨著新的保護原理和算法被不斷應用,從而使繼電保護裝置的研究向更高的層次發展,繼電保護技術未來趨勢是向網絡化,智能化,保護、控制、測量和數據通信一體化發展。基于以上背景,以往單一處理器工作的繼電保護裝置注定無法滿足現代化智能電網的高要求,多處理器、多板卡分工協作是當前主流模式。

多板卡的繼電保護裝置內,各板卡之間需要進行大量的數據交互,信息共享,板卡間的同步對數據測量精度、電力參數計算精度、保護動作實時性有至關重要的影響。目前,多數繼電保護裝置板卡間的同步主要依賴于處理器的串行接口、CAN通信來實現,但由于嵌入式處理器以及嵌入式操作系統的局限性,其對時精度僅能達到毫秒級。

本文介紹了一種基于FPGA的繼電保護裝置內部對時系統。FPGA(Field Programmable Gate Array)是現場可編程門陣列的縮寫。用戶可對FPGA內部的邏輯模塊和I/O模塊重新配置,以實現用戶的邏輯。它具有靜態可重復編程和動態在系統重構的特性,使得硬件的功能可以像軟件一樣通過編寫程序來修改[1]。

FPGA作為硬件邏輯器件工作,具有極高的實時性,總延時僅包括線路傳輸延時及幾個解碼主頻時鐘周期,能夠使得繼電保護裝置內部對時精度達到納秒級。

2 IRIG-B概述

IRIG時間編碼序列是由美國國防部下屬的靶場儀器組(IRIG)提出的并被普遍應用的時間信息傳輸系統[2]。現廣泛應用于軍事、商業、工業等諸多領域。IRIG碼共有4種并行二進制時間碼格式和6種串行二進制時間碼格式,串行時間碼序列分為A、B、C、D、E、F共6種編碼,其中最常見的是IRIG-B時間碼格式。其以每秒1次的頻率發送包括天、時、分、秒等時間信息[3]。

IRIG-B基本碼元包括“0”碼元、“1”碼元和“P”碼元,共100個碼元,每個碼元占用10ms時間。

“0”碼元、“1”碼元脈沖寬度分別為2ms和5ms,“P”碼元為同步碼元,脈寬為8ms。碼元信息如圖1所示:

圖1 基本碼元信息

B碼以10個基本碼元為1組,每組傳輸一類信息,以P碼開頭。時分秒信息以十進制編碼表示。第1組以連續2個“P”碼開始,其中第2個“P”碼的上升沿代表整秒時刻,定義為“Pr”,緊跟著的8個基本碼元代表秒信息。第2組的第2-8碼元傳輸分信息。接下來的各組碼元如圖2所示:

圖2 IRIG-B碼幀格式

3 同步系統的實現

同步系統由主板卡、背板和多個從板卡組成。主板卡主要包括處理器、時間芯片、電池及FPGA,從板卡主要包括處理器及FPGA。首先,主板卡的處理器可以通過外部接口或者SNTP對時來設定時間,包括年月日時分秒,并存儲在時間芯片中。當裝置斷電或者對時丟失時,由時間芯片來完成時間的更新。處理器每秒將當前時間通過數據總線接口寫入FPGA寄存器,FPGA讀取時間信息,編碼成IRIG-B格式通過背板差分總線發送到各個從板卡。從板卡FPGA將IRIG-B碼流解碼出來,提供到處理器的數據總線上,完成同步。

整個同步系統的框架如圖3所示。

圖3 同步系統框架

圖4 編碼模塊

本同步系統的FPGA使用Altera公司的Cyclone IV系列的EP4CE10芯片,編程采用VHDL語言。

編碼模塊實現過程介紹如下:

(1)首先定義狀態機。

例如,s_prev代表進入“Pr”碼編解碼狀態機,s_sec代表進入秒信息編解碼狀態機。

圖5 解碼模塊

(2)編碼模塊的流程(如圖4所示)。

根據圖1中基本碼元信息,首先將輸出置為高電平,不同的碼元,高電平持續的時間不同,例如“0”碼元高電平持續2ms,高電平時間結束后,將輸出置為低電平,“0”碼元低電平持續時間為8ms。另外,從圖2的B碼幀格式看到,sec、min、hour這3組分別有10個基本碼元,而day組共有30個基本碼元,程序每個狀態機中會根據本組基本碼元數量判斷本組碼元是否發送完畢。

(3)解碼模塊的實現流程(如圖5所示)。

解碼邏輯首先檢測“Pr”碼,即整秒時刻,判斷方法是檢測連續2次“P”碼,接收到“Pr”碼之后,即可進入秒信息接收狀態機。

判斷基本碼元有效性的邏輯中,設定高低電平時間的上下限,若碼元脈沖高低電平任一值偏出上下限值,即判定該碼元無效,同時狀態機被復位,等待下一次幀起始,即整秒時刻。

4 結語

通過FPGA實現IRIG-B時間信息的傳輸,繼電保護裝置內部板卡間的時間同步精度達到納秒級,大大提高了板卡間信息交互的同步性和實時性,使得裝置處理大量復雜電力數據的能力得到顯著提高,是一種高效可行的同步方法。

[1]EDA先鋒工作室.Altera FPGA/CPLD設計(基礎篇)(第2版)[M].人民郵電出版社,2011,2.

[2]李瑞生,張克元,馮秋芳.電力系統自動化GPS精確對時的方案[J].繼電器,1999,27(5):31-32.

[3]周斌,黃國方,等.電力自動化設備,2005年9月.

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