基于時間測量的符合計數器設計

電子科技大學電子工程學院 董續勝 習友寶

基于時間測量的符合計數器設計

電子科技大學電子工程學院 董續勝 習友寶

符合計數器廣泛的應用于量子物理、核物理與高能物理等科研領域。符合測量容易受到信號的本底噪聲、探測器的暗計數以及后脈沖等因素影響，通常高符合分辨率的符合計數器裝置能夠有效的避免偶然符合，提高符合測量的性能，并且隨著量子物理的推進，多通道符合計數器已經成為一種趨勢。針對上述情況，本文研制出一種基于時間測量法的新型符合計數器。該符合計數器采用FPGA內部的進位鏈在各個通道之間進行時間內插，在符合測量門寬內計算出各通道信號間的時間差，然后將測量出的時間差與設定的符合門寬比較從而判斷信號間是否符合成功。通過這種方法最終實現了200ps左右符合分辨率，輸入重復頻率高達100MHz，無死時間(dead time)的符合計數裝置，并且具有靈活性好、可擴展性強、成本低等優點。

符合測量；符合分辨率；時間測量；FPGA；進位鏈

1　 引言

符合測量最早由德國物理學家Walther Bothe于1924年在康普頓散射實驗中提出，并因此于1954年獲得諾貝爾物理獎[1]。符合計數器在量子光學實驗中起著非常重要的作用，廣泛應用于多光子時間分辨測量、單光子干涉、雙光子干涉、線性光學測試以及貝爾不等式違背的驗證等大部分量子光學實驗中。目前符合計數器的設計方法大致可以分為脈沖成型法[2]、脈沖采樣法[3]和時間戳等方法，脈沖成型法是將探測器的輸出脈沖用專門的整型電路整成可調整的窄脈沖，從而有效的減小符合門寬，提高符合測量的精度，然后將窄脈沖通過高速與門判斷脈沖符合，典型的例子是Trinity大學物理系D.Branning等設計出的多通道低成本量子符合計數器裝置，此方法設計出的符合裝置測量精度受限于窄脈沖的寬度以及高速與門內部的固有延遲；脈沖采樣法是在符合門寬用高頻時鐘同時采樣到輸入脈沖，則認為輸入脈沖在具有時間相關性并且記為一次符合，但是通常高速采樣時鐘與探測器的輸出脈沖是異步的，直接對脈沖采樣有采樣抖動，對符合測量精度有很大的影響，基于此方法設計的符合計數器測量精度受限于高頻時鐘的頻率；時間戳的主要設計思想是將脈沖符合轉換為時間測量，然后與設定的符合門寬進行比較得出符合計數，這種方法設計的符合計數器測量精度受限于最小的時間單元，通常是ps級的，由生產工藝決定。本文設計的符合計數器也是基于時間戳的思想，在FPGA中實現一種低成本高精度的符合計數裝置。

2　 符合測量的干擾源

符合事件是指兩個或兩個以上的事件在時間上有內在相關性的事件。符合又分為真符合和偶然符合[4]，真符合是指其中一個事件與另一個事件都有內在因果關系的相關性符合，偶然符合是指不具有相關性的符合事件。

通常符合測量的測量源并不是電脈沖，而是光子或者α射線等物理粒子，因此在進行符合測量之前需要通過探測器，探測器探測到粒子并輸出電脈沖，然后對電脈沖進行符合測量。而如前面所提到的，符合測量容易受到粒子的本底噪聲、探測器的探測效率與探測噪聲等影響，探測噪聲有兩類：一類是由于熱噪聲和隧道效應引起的暗計數、另一類是由于俘獲載流子的再釋放引起的后脈沖，如圖2-1所示，四通道有固定延時差的光信號通過探測器后，經過長時間的測量統計可以得出4個峰值，其底下的為光子的本底噪聲，而下方突出的4個小波峰則分別為四通道光信號通過探測器產生的后脈沖。探測效率影響的是符合計數的總數量，而粒子的本底噪聲和探測器的探測噪聲則是符合計數的干擾源，這些干擾源與實際的信號摻雜在一起會產生偶然符合，從而干擾正常符合的測量。

圖2-1 光子本底噪聲與探測器后脈沖

3　 符合計數器設計

符合計數器設計的關鍵在于在設定的符合門窗里精準的判斷探測信號是否同時到達，通常情況下符合測量的信號源是隨機的，例如量子糾纏源，并且符合門寬需要靈活可調，符合分辨率、輸入重復頻率，死時間這些指標都給設計增加了難度。本文給出一種新型的符合計數器設計方法，整個設計在FPGA內部實現，探測器的輸出信號經過電路處理后，在FPGA內部進行脈寬整型，然后多路信號同時進入TDC（Time-Digital-Converter）電路，將最先到達的信號作為起始信號，其余信號都作為停止信號，當已經找到起始信號，則啟動時間測量，當捕捉到所有的停止信號或者略超出了設定符合門寬的范圍，則停止此次時間測量，將得到的各路信號相對于起始信號的時間差與設定的符合門寬相比較，即可以判斷符合。

圖3-1 TDC測試結果

3.1 TDC模塊設計

TDC模塊用于測量起始信號與停止信號的時間差[5]，本設計采用Altera的Cyclone IV系列的FPGA實現了多通道的TDC測量。在FPGA內部為每個通道搭建N級進位鏈，并通過寄存器鎖存信號在進位鏈中傳遞過程中的狀態，這些狀態組合在一起就能夠組成一串N位的編碼，但并不是每一次鎖存都是我們需要的，當進位鏈的頭部的狀態為1并且尾部的狀態為0時，則表示鎖存到了信號的邊沿，即滿足公式(1)表示鎖存信號有效，此時刻鎖存的編碼值中1的個數乘以每個進位的延時則為輸入信號與鎖存時鐘的相位差，我們稱這個值為細計數。

當起始信號與停止信號的延時差大于一個時鐘周期時，如果只用進位鏈計算延時差，那么就需要延長進位鏈的長度，然而FPGA的進位鏈長度是有限的，因此對于大延時差這種方法是不可行的。由于細計數可以計算出每個信號相對于時鐘的相位差，所以中間的大延時可以用計算鎖存時鐘的個數來計算，這樣能夠大大的拓展TDC的測量范圍，我們稱這個計數值為粗計數。當起始信號鎖存有效時，則開啟計數器，當最后一個停止信號到達時，則關閉計數器，任何一個停止信號鎖存信號有效時，都記錄下該時刻的計數值，這樣所有的通道都可以共用一個計數器，節省邏輯資源，延時差公式為：

如圖3-1所示，對設計的TDC的測試結果隨機采樣8000個數據，左邊的波形圖為測量時間偏離實際時間的實時誤差值，右邊的直方圖為測量誤差的統計直方圖，可以看出誤差在±200ps內波動。圖中并計算得出誤差的標準差為0.066ns，根據3σ準則：落在（μ-3σ,μ+3σ）范圍之外的概率為0.3%，也可以得出TDC的測量精度為200ps。

3.2 符合模塊設計

符合模塊用于測量多通道信號之間的符合關系，在符合測量中并不總是將最先到達的信號作為符合測量的起始位置，在符合測量過程中由于信號的隨機性，可能需要切換符合測量的起始位置，如圖3-2所示，由于在T1時刻sig1信號最先到達，因此將T1時刻作為符合測量的起始，然而T1時刻并不是符合測量的起始位置，因為在T2時刻sig1信號又到達了一次，從理論上也可以分析得到T2時刻才是符合測量的起始位置，應該在T2時刻開始后的一定符合門寬內判斷信號的符合相關性。因此符合測量過程中最先到達的信號不一定是符合測量的起始位置，只有滿足所有通道間的相對延時和最小并且最先到達這兩個條件才能夠確定這個時刻是一次符合測量的起始位置。

在設計過程中所有通道間的相對延時和最小這個條件直接實現起來比較復雜，因此為了簡便首先假設所有最先到達的信號都為符合測量的起始位置，并啟動TDC的計數模塊，然后將每時刻的鎖存標志位與前一時刻的鎖存標志位逐位相與，如果最后結果與前一時刻的鎖存標志位相同，那么應該切換符合測量的起始位置，相應的重置TDC計數模塊，同時更新鎖存標志位用于下次可能的起始位置切換。

圖3-2 符合測量起始位置的確定

圖4-1 符合計數器測試結果

4　 測試結果與分析

為充分驗證了時間測量法在符合計數器設計中有效性和可靠性，我們以Altera公司的cyclone IVe系列的FPGA為主控芯片實現了一個8通道的符合計數器系統。整個系統包含電平甄別、脈寬處理、延時補償等信號預處理電路模塊，能夠甄別-5V～5V的輸入電平，并且采用等長差分布線保證信號的完整性與線路延遲的一致性。

整個設計中FPGA工作的主頻時鐘為200MHz，大量的采用流水線架構來提高符合測量的處理速度，使得符合測量連續無死時間。為了驗證該多通道符合計數器的性能，我們隨意選取8個通道中的兩個通道，然后分別輸入有固定延時差的周期性信號，通過調整符合門寬來觀測符合計數的變化。如圖4-1所示，選取符合計數器的通道1和通道2作為符合通道，分別輸入頻率為20MHz、延時差為7ns的周期性脈沖信號，然后通過上位機軟件依次設置符合門寬為7ns、7.2ns和6.8ns，可以得出如圖所示的曲線圖，圖中顯示的為每秒通道1和通道2的符合計數，右邊分別顯示了兩個通道每秒的單路計數，從圖中可以看出當符合門寬設置為7.2ns時符合計數約為20M，基本與單通道的單路計數相等，說明通道1和通道2的信號在7.2ns的符合門寬內基本上都能夠符合成功，如果符合門寬大于7.2ns符合計數是不變的，而通道1與通道2的延時差為7ns，在大于等于7.2ns的符合門寬內兩個信號同時到達是符合事實的。而當符合門寬設置為6.8ns時，從圖中可以看出曲線直線下降，符合計數非常小，說明在6.8ns的符合門寬內基本上很少有能夠符合成功的，即在6.8ns內兩個信號基本不可能同時到達。

通過大量的測量統計和分析可以得出該符合計數器的符合分辨率基本穩定在200ps內，這與上面經過統計得到的TDC測量精度是一致的，并且該符合計數器通過粗計數器擴展了測量范圍，理論上只要FPGA的邏輯資源充足，該測量范圍是可以無限擴展的，這對于應對不同的符合測量實驗有著很大的實用性。

文獻[6～8]通過事件捕獲實現了多通道符合計數器，它們的符合測量精度分別為12ns[6]、10ns[7]、1ns[8]，與上述三種符合計數系統相比，本設計實現的符合計數器能夠實現ps級的符合精度，具有很大的優勢。

5　 結論

本文主要從符合分辨率指標的重要性出發，設計并實現了一種基于時間測量的多通道符合測量計數系統，相比于傳統的符合計數器，該系統具有符合分辨率高、無測量死區、測量范圍大等優點。通過研究與測試，該系統的符合測量分辨率可達200ps，能夠很好的降低光子本底噪聲和探測器暗計數對于符合測量的影響，達到了預期的要求。

[1]葉惠,張安寧,王億芳,劉延．基于FPGA技術的多通道符合計數器研制[J]．湖南師范大學自然科學學報,2014,01:53-57．

[2]曹陽．可變延遲單光子符合計數器研制[D]．西安電子科技大學,2014．

[3]裴任．基于FPGA的高精度符合計數器設計[D]．南京郵電大學,2013．

[4]David Branning,Beck M．An FPGA-based module for multiphoton coincidence counting[J]．Spie Defense Security & Sensing,2012．

[5]霍強,張靖．用于符合測量的多通道符合計數器[J]．量子光學學報,2011,02:135-140．

[6]Branning,02D,Bhandari,02S,Beck,02M．Low-cost coincidence-counting electronics for undergraduate quantum optics[J]．American Journal of Physics,2009,77(7):667-670．

[7]Aloisio,A(Naples U．),Cicalese,R(Naples U．),Giordano,R(Naples U．),et al．High-Resolution Time-to-Digital Converter in Field Programmable Gate Array[J]．Genetic Algorithms Field Programmable Gate Arrays,2008．

[8]程敏熙．符合測量實驗方法研究[J]．大學物理,2002,06: 28-32．