基于FPGA的聲發射檢測儀的設計

王銀玲，李華聰

（西北工業大學 動力與能源學院，西安 710072）

飛機在服役過程中受外界環境（如氣溫、濕度、紫外線輻射、酸雨等）作用、表面處理和涂層缺陷、多余物堵塞排水孔等都可能引起局部腐蝕，腐蝕會影響材料的組織結構性能，并產生疲勞裂紋。機身鋁蒙皮鉚接以及進氣道等部位常發生腐蝕，而裂紋通常由腐蝕造成，并在載荷作用下產生疲勞裂紋擴展，因此飛機的機翼大梁、發動機和起落架等部位常產生裂紋。在第一時間發現各類缺陷并對缺陷進行檢測和危害程度評估，對于保障飛機的安全飛行具有十分重要的意義。聲發射檢測是一種重要的無損檢測技術，它利用耦合在材料表面上的壓電陶瓷探頭，將材料內聲發射源所產生的彈性波轉變為電信號，然后對電信號進行放大和處理，使之特性化，并顯示和記錄，從而獲得材料內聲發射源的特性參數，通過分析即可獲得材料內部的缺陷情況。

為了得到較高的采樣精度及傳輸速率，聲發射測試儀器通常采用有線的傳輸方式。而對于一些移動的物體，必須采用無線方式進行數據傳輸。然而無線傳輸數據量小，制約了聲發射測試儀器的數據采集速率及儀器的采樣精度，通常此類儀器只能采用簡化的波形特征參數方式。

1 聲發射遙測系統設計方案

聲發射檢測系統由下位機和上位機兩部分組成，基本體系結構如圖1所示。下位機負責數據的采集、存儲及發送任務；上位機對發送的數據進行存儲、分析處理；下位機與上位機間的數據傳輸部分采用無線方式。通過圖1可以看到，下位機的核心是數據采集及其硬件方面的設計，而上位機主要負責對采集的數據進行處理。

圖1 聲音檢測系統基本體系結構

1.1 下位機硬件設計

下位機是基于FPGA 控制的現場主機，系統硬件包括傳感器模塊、增益調節放大電路、ADC 模數轉換電路、FPGA 控制模塊、數據存儲模塊、無線傳輸模塊，硬件體系結構如圖2所示。

圖2 下位機硬件體系結構

聲發射信號的頻率分布與材料或構件的具體特性有關，其范圍可從次聲波到超聲波，使用頻率在20kHz～2 MHz之間。由于該設計針對金屬構件，其裂紋的聲發射信號檢測使用頻率的范圍在100～300kHz之間，故檢測系統選用頻帶在50～400kHz 的美國物理聲學公司的聲發射傳感器R15。前置放大電路將傳感器微弱的信號放大，設計選用美國物理聲學公司1220系列中帶通頻率范圍為100～300kHz的前置放大器。前置放大器的輸入有單端和差動兩種方式，分別配用不同的傳感器。差動傳感器和差動放大器具有較強共模電壓干擾抑制能力，可以適應于較強的電磁干擾環境的聲發射信號檢測，但差動傳感器的靈敏度較低。該設計所采用的傳感器類型為單端諧振傳感器，為了與傳感器匹配且獲得較高的靈敏度，選用單端輸入的前置放大器。前置放大器有20、40、60dB三種信號放大率，對應的輸出信號峰－峰值為20，20，6，現場可以通過信號的強弱選擇合適的波特率，以達到最優的效果。前置放大器的信號與電源共用，供電要求為＋28V。經過C1的信號VS2為交流信號，電容C1的作用是將直流分量濾除，剩下經前置放大器放大的交流信號。AD 轉換要求輸入電壓最大不超過5V，所以在進行AD 轉換前首先要對輸入信號的幅度進行調制。

選擇ADA4898 作為調制電路中的放大器。ADA4898是一款超低噪聲和失真、單位增益穩定、電壓反饋型運算放大器，工作電壓范圍為±5V 至±16V。它內置一個線性、低噪聲輸入級，并具有內部補償功能，可實現高壓擺率和低噪聲。ADA4898的帶寬為65 MHz，其內置的消除電路可降低輸入偏置電流。

調制電路如圖3所示，VREF 為＋2.5V 的參考電壓，先通過前一級運放AR2－A 構成增益為1的電壓跟隨，然后再通過后一級運放AR2－B 進行翻轉，輸出－2.5V 的參考電壓，最后將前置放大信號與－2.5 V 的參考電壓通過AR1 進行差分運算。在此電路中AR1的＋IN 和－IN 間的壓差可忽略不計，D1、D2兩個穩壓二極管起限壓保護作用。由電路圖可得，要將輸出信號Vout的范圍設置在0～5V，取R3、R4、R5為1K，R2為7K。

圖3 增益調理電路

通過增益調理電路將信號轉變為0～5V，接下來進行AD 轉換。由于放大器的頻率范圍為100～300kHz，根據奈奎斯特采樣定理和探頭探測聲發射信號的頻率范圍，則要求AD 的采樣頻率為600kHz或以上，為了使重構信號波形完美，AD 采樣頻率應該在最高頻率的10倍以上。綜合考慮系統的要求及后期的可擴展性，AD 轉換選用單路模數轉換芯片AD 9240，其采樣精度為14bit，采樣速率為2.5 MSps。

AD 轉換電 路如圖4所 示，AD 9240 的7 腳 為FPGA 發送時鐘信號，VINA 和VINB 為模擬量輸入端。在該設計中采用單端輸入模式，增益調節后的信號ADCIN1接入AD9240的41腳作為輸入信號。AD 9240 的SENSE 引腳接地，VREF 輸出2.5V的標準電壓；OTR 引腳為信號幅值檢測端，當AD 9240輸入信號幅值超出輸入范圍時將輸出高電平1；BIT1～BIT13為模數轉換后輸出的二進制信號。

圖4 AD 轉換電路

因為4路AD 同時采集，且要求各通道采樣間隔時間不大于1μs。而MCU 控制為順序操作，要做到各路1μs內的延時很難辦到，所以就要考慮并行處理的可編程邏輯器件，通過FPGA 實現數據的高速采樣、讀取、存儲及處理等操作。可編程邏輯器件選用EP4CE6F17C8，EP4CE6F17C8芯片采用256 個引腳的FBGA 封裝形式，外部時鐘源為50 MHz，可以通過PLL 進行倍頻。由于FPGA 內部沒有程序存儲單元，所以需要外部擴展，本設計采用M25P16（或EPCS16），其實質是一個容量為16 Mbit串行FLASH 芯片，這對于存儲FPGA 中的程序綽綽有余，同時還可以存儲軟核NIOS II的應用程序。JTAG 程序下載電路如圖5所示。

圖5 JTAG 下載電路圖

由于AD 轉換芯片選擇AD9240，其沒有片選使能引腳，如果以總線方式相連，需要通過硬件進行擴展，而這將增加設計復雜度，再者時序也不好控制。由于每個AD 接口需要14路數據線、一路時鐘信號一路OTR 溢出檢測共計16根信號線，當4路AD 都與FBGA 相連需占用64個引腳。設計采用FPGA 引腳與AD 數據輸出接口直連，這樣利用FBGA 的并行處理可以實現真正意義上的4路信號同步采集，達到零延時。如果按2.5 MSps的采樣速率計算（數據寬度為16 位），則每路數據量為40 MBit，4路總的數據量為160 MBit，如此大量的數據不可以實時無線傳送出去，所以要加入一個暫時存儲單元，等一次聲發射事件結束后再將采集的數據全部傳送。由于每次聲發射時間不超過1s，所以可以將采集的4路數據首先存入SDRAM 中，等到一次聲發射事件結束后再通過無線方式傳到上位主機。

數據暫存單元選擇SDRAM，其型號為HY57V2562GTR，容 量256 Mit（16M＊16bit）、16bit總線，工作頻率133 MHz。本設計給其時鐘引腳頻率選擇2倍頻，即100 MHz。SDRAM 是整個FPGA 的緩存區，可以暫存數據。另外，由于本設計需要占用大量資源的NIOS II軟核，FPGA 內部的ONCHIP RAM 無法滿足需求，而SDRAM 作為系統的“內存”，保證了整個系統的穩定運行，既存儲FPGA 運行時的程序，也存儲AD 轉換后的數據。SDRAM 的連接方式如圖6所示，S＿A［0…12］為地址線接口，BA0和BA1為SDRAM 的bank存儲選擇位；S＿DB［0…15］為16位數據線接口。

圖6 SDRAM 接口

通常在數據吞吐量大的地方采用FIFO 以實現數據緩沖，這種結構又稱為乒乓結構。乒乓結構是一種典型的用于數據流控制的處理技巧，它通過對輸入輸出地址線的操作分別對輸入輸出數據塊進行切換，把經過緩沖結構的數據不停留的送到后續單元進行傳輸或運算等處理。整個乒乓結構作為一個整體，對于輸入數據流和輸出數據流都是連續不停頓的，符合流水線處理的思想，所以可以通過Quartus II軟件通基于QSYS快速建立片內FIFO。

接下來設計無線通信部分，采集到的數據需要通過以太網實現無線發送，EP4CE6F17C8 可通過SOPC配置網絡接口。通信芯片采用低成本10／100M 以太網接口芯片DM9000A，采用48引腳的LQFP封裝，內置16KB SRAM。此芯片可以實現以太網媒體介質訪問層（MAC）和物理層（PHY）的功能，包括MAC數據幀的組裝拆分與收發、地址識別、CRC編碼校驗、MLT－3編碼器、接收噪聲抑制、輸出脈沖成形、超時重傳、鏈路完整性測試、信號極性檢測與糾正等。DM9000A 的總線寬度分為8bit和16bit兩種模式，每種定義時引腳有差異，本設計選擇總線寬度16bit模式配置，電路原理如圖7所示。

IOR＃為處理器讀命令，低電平有效；IOW＃為處理器寫命令，低電平有效；CS＃為片選使能信號；CMD 為命令類型，當為高電平時訪問數據端口，當為低電平時訪問地址端口；INT 為中斷請求信號，高電平有效；SD0～SD15 為處理器的16 位數據總線。為了提高開發速度以及無線傳輸的可靠性，無線收發模塊采用成熟的技術方案。

圖7 以太網接口電路圖

1.2 下位機軟件設計

在整個數據采集模塊中，核心控制功能通過FPGA 完成，軟件開發采用Altera公司的Quartus II 11.0 開發環境。在設計中所需的硬件主要為FPGA、SDRAM、AD 轉換、網絡接口這幾部分，如何協調它們間的工作是設計中的重點，由于FPGA是并行操作，而順序操作對其顯得力不從心，一般常用的方案為FPGA＋MCU 的控制模式。由于放大、濾波以及增益調節已通過硬件完成，所以軟件設計只需要從模數轉換開始。FPGA 采用的是一種模塊化設計思想，各模塊系統具有獨立性及非時序性，使得完全意義的并行處理成為可能。

NIOS2是專為Altera公司開發的系列FPGA的軟核處理器，可以在FPGA 內部建立一個軟核，通過它來控制外部芯片，建立的內核如圖8 所示，FPGA 內核主要由NIOS II核、SDRAM、JTAG＿UART、PIO、FIFO、On Chip Memory、System ID、EPCS、DMA、PLL、Ethernet等構成。

當給AD9240一個外部時鐘信號，則進行一次AD 轉換。由于本設計采樣最高頻率為300kHz，所以根據采樣定理及實際經驗，最終采樣頻率取2.5 MHz比較合適，所以要對系統時鐘進行20 倍分頻，作為AD 轉換時鐘。為了實現4路AD 采樣同步，需要一個PLL 鎖相環。AD 轉換數據輸出格式如表1所示，數據寬度為14位。由于轉換后的數據存入SDRAM，而SDRAM 的數據位寬度為16位存儲，所以有2位數據寬度空閑。而AD 采樣共4路，所以在數據存儲到的時候將最高的2位作為路選位，即00～11分別代表AD0～AD3的路選信號，與數據共同存儲。同時，將最高2位設置為通路標志，可以在最后數據處理中進行校驗，防止跳變引起的數據通路不一致的錯誤。

圖8 FPGA 內核

由于設計聲發射系統的工作狀況為檢測瞬時單個事件，而不是檢測物體的連續聲發射事件，所以需要檢測事件是否達到采集的條件，這就需要門限檢測。為此系統工作時4路AD 實時將采集的數據與給定值比較，當達到觸發條件時4路AD 將轉換的數據依次存入SDRAM 中，直到單次事件結束，在這里強調的是受SDRAM 存儲影響以及聲發射事件特點，整個持續時間不超過1s。等一次聲發射事件結束后，通過無線網絡模塊將數據傳輸至上位機進行分析處理。

2 試驗數據及分析

為了驗證方案的有效性，需要對系統進行測試。通過信號發生器對4路AD端輸入頻率為300kHz、峰值電壓為20V 的正弦信號，通過上位機得到4組數據，選擇AD0路信號進行處理。由表1可知其最高計數值為16 384，而輸入電壓為20V，所以要將二進制數轉換為幅度為±10V 之間，其采樣間隔時間為0.4μs，任意選取95組數據，通過Matlab對數據擬合，結果如圖9所示。由圖可以看出，實際的波形幅值與給定有一個差值，一般不超過20%，而圖中的幅值衰減大約10%，這與放大器的實際放大倍數及AD轉換的量化誤差有關，這些都可以通過后期的數字信號處理進行軟件補償，而輸出的波形與輸入波形與相吻合，證明了硬件設計的正確性。

3 結語

目前聲發射檢測無線檢測相關研究工作正處于起步階段，筆者設計的無線高精度全波聲發射檢測儀器，對航空航天設備進行在線檢測，維護以及延長飛機的服役壽命具有一定的保障作用。

表1 AD9240輸出數據格式

圖9 采樣輸出波形圖

［1］吳繼華，蔡海寧，王誠.Altera FPGACPLD 設計（高級篇）［M］.北京：人民郵電出版社，2011.

［2］徐洋，黃智宇，李彥，等.基于Verilog HDL 的FPGA設計與工程應用［M］.北京：人民郵電出版社，2009.

［3］王銀玲，孫濤，曾小進.基于單片機的以太網與RS485通信網關設計［J］.工礦自動化，2008（4）：92－94.