基于可變帶寬多速率處理算法的設計與實現

馮佳梅，鄒 剛，朱 南，丁 偉，姜 彬，趙文多

（成都國恒空間技術工程有限公司，成都 610041）

基于可變帶寬多速率處理算法的設計與實現

馮佳梅，鄒 剛，朱 南，丁 偉，姜 彬，趙文多

（成都國恒空間技術工程有限公司，成都 610041）

本文立足于實際信號處理應用中對多速率處理技術的需求，介紹了一種可變帶寬的多速率處理算法，該算法采用成型濾波器、級聯半帶濾波器及分數倍插值濾波器相結合的方式，實現可變帶寬的多速率處理。文中還通過Simulink仿真及FPGA設計實現，驗證了該算法的性能及可實現性。

可變帶寬；多速率；濾波器；FPGA

1 引言

軟件無線電技術一直是數字信號處理領域的研究熱點，它的基本思想是讓數字處理單元盡可能靠近天線，減少模擬域信號處理面積，從而在相同的硬件設計平臺上，實現多頻段、多用戶、多模式的數據處理。隨著無線通信技術的快速發展，多種協議體制的不斷提出，提高信號帶寬利用率，能夠兼容不同速率、不同帶寬的通用軟件無線電設計平臺就顯得尤為迫切。在軟件無線電系統中，若要射頻端兼容不同速率的信號，要求在發送端不同輸入符號率的信號經過多速率處理后輸出信號的采樣率與本地數模轉換器采樣率一致。

目前，帶寬可變的多速率處理算法多采用多通道的方式實現，針對不同符號率的信號，進行通道選擇的方式實現目標采樣率輸出。然而該處理方式存在資源占用率高、靈活性與可擴展性差等缺點。針對以上不足，本文提出一種帶寬可變多速率處理算法，該算法設計靈活，可適應任意速率要求，給出了發送端多速率處理算法原理及設計結構，且進行了Simulink仿真和FPGA設計實現。

2 可變帶寬多速率處理算法及結構

信號發送端多速率處理也即通過插值濾波器的方式提高信號的采樣率至目標采樣率。由于輸入信號的帶寬為任意可變，且采樣率為一固定值，當輸入信號符號率與目標采樣率不為整數倍關系時，需要使用分數倍插值算法實現分數倍內插。因此，本文采用整數倍內插與分數倍內插相結合的方式實現可變帶寬的多速率處理。按符號率輸入的信號序列首先經過固定倍數的插值成型，送入整數倍內插單元實現2的整數次冪的插值處理，整數倍內插后的采樣率與目標采樣率的插值倍數不超過2倍。然后經過分數倍內插，實現1～2倍的插值，使得分數倍內插的輸出采樣率即為目標采樣率。最后通過DAC單元對信號進行固定采樣率的數模轉換變為模擬信號。發送端多速率處理框圖如圖1所示。

圖1 發送端多速率處理結構框圖

軟件控制單元用于根據輸入序列的符號率計算整數倍內插和分數內插的參數，在參數計算過程中存在除法等運算，因而這里采用軟件計算的方式，再通過硬件設計接口傳輸給多速率處理單元。

成型濾波器單元，完成固定倍數的上采樣濾波，信號頻譜成型，這里的濾波器可選用根升余弦濾波器或其他成型濾波器。成型濾波器的插值倍數固定為M倍內插，通過濾波器歸一化設計，輸入采樣率與輸出采樣率恒定為M倍的關系，因而濾波器參數不會隨著輸入符號率的變化而變化。

圖2 整數倍內插濾波器級聯方式

整數倍內插單元，輸入序列經過成型濾波器之后送入整數倍內插單元，該單元實現了數據的整數倍插值處理，通過多級濾波器級聯的方式能夠實現較大倍數的整數倍內插，優先選擇計算量為普通FIR濾波器計算量一半，且相比于CIC濾波器增益為0的半帶濾波器作為基礎濾波器單元，每級半帶濾波器實現2的整數次冪內插。通過多級級聯的半帶濾波器即可實現2的整數次冪的插值處理。以六級半帶濾波器為例，各級半帶濾波器的級聯方式如圖2所示。

整數倍內插單元主要包含兩個模塊：半帶濾波器模塊和Mux選擇器模塊。經過成型濾波后的輸出數據作為整數倍內插單元的輸入信號，且第1級半帶濾波器的輸入直接是整數倍內插單元輸入信號，第1級半帶濾波器的輸出作為第2級半帶濾波器的輸入，以此類推，最終將信號送入第n個半帶濾波器。同時每個半帶濾波器的輸出波形均送入Mux選擇器，選擇器根據軟件控制單元提供的半帶濾波器個數值選擇哪一路半帶濾波器的輸出數據作為最終整數倍插值單元的輸出信號。如半帶濾波器個數為3時，需要三個半帶濾波器參與濾波，因而Mux選擇器選擇第三個半帶濾波器的輸出作為整數倍插值單元的輸出信號。

分數倍內插單元接收經過整數倍插值后的輸出數據，并進行1～2倍的分數倍插值，使分數倍插值濾波器的輸出采樣率與目標采樣率一致。分數倍內插有多種插值方式，這里選用多項式插值的方式實現。分數倍插值模塊可通過多項式插值處理進行設計實現，多項式插值的公式為

表1 多項式插值EVM分析

線性插值計算出的理論點與插值結果的誤差較大，而當大于8個插值點時，受插值結果“龍格”現象的影響，插值性能反而不好。從性能、硬件設計復雜程度及資源利用方面考慮，選擇立方插值的方法實現分數倍的插值處理。

DAC單元接收經分數倍插值后的數據，并以固定采樣率實現數據從數字域到模擬域的轉換，正是由于該模塊在任意符號率下均工作在相同的采樣率，使得后續的模擬濾波器的帶寬保持不變，減小了模擬器件信號處理的壓力。

3 參數設計

設目標采樣率為fs_u，輸入序列符號率為fsymbol_u，多速率各級濾波器設計參數之間的關系為

式中，M為成型濾波器插值倍數；HB_step_u為當前符號率下需要的半帶濾波器個數；uk_u為當前符號率下的分數倍插值倍數。首先根據系統需要處理的最小符號率與目標采樣率的關系，計算出最多需要的半帶濾波器個數；再由當前序列符號率與目標采樣率的關系，確定當前符號率下需要的半帶濾波器個數HB_step_u和分數倍插值倍數uk_u。其中，對HB_step_u計算采用2的HB_step_u次冪的方式最小逼近目標采樣率與當前符號率的比值，如目標采樣率與當前符號率的比值為7.5（去掉成型濾波器固定插值倍數后），能夠最小逼近的整數倍插值倍數為2的2次冪，因而HB_step_u的值即為2。分數倍插值倍數uk_u為目標采樣率與內插后采樣率的比值，因為整數倍插值濾波器單元是以2的倍數進行內插，因而分數倍插值倍數uk_u則是0.5～1之間的一個任意值，以前例為例，比值為7.5的插值倍數經過4倍內插后的目標采樣率與整數倍內插后的采樣率比值為0.5333，因而分數倍插值倍數uk_u的值為0.5333。

4 仿真與實現

設發射機端原始信號為帶寬125kHz～8MHz任意可變的QPSK調制信號，初始信號采樣率為帶寬的4倍。經過多速率插值處理，使得輸出信號始終保持64MHz的采樣率。搭建的任意數倍上采樣率多速率處理模型如圖3所示。

圖 3 任意數倍采樣率變換Simulink整體仿真框圖

當輸入信號帶寬為1.01MHz時，需要進行63.36633663倍插值，經過4倍的成型濾波器之后，需要3個HB濾波實現，且小數倍插值倍數為0.505。信號經過各級插值濾波后的信號頻譜如圖4、圖5所示。

插值后信號頻譜會壓縮，插值的鏡像信號會被壓縮到有效帶寬內，而HB濾波器的阻帶響應不能將鏡像信號抑制至低于噪底，經過插值后會殘留一部分的鏡像分量。然而鏡像分量通過HB濾波器阻帶的抑制，幅度在-60dB以下，因而不會對信號有太大影響。

圖4 原始信號頻譜

圖5 多速率處理后的頻譜

FPGA以其并行處理方式、高的工作時鐘及豐富的邏輯資源，被廣泛用于數字信號處理前端。本次設計驗證采用XILINX公司Artix7系列中的XC7A200T進行設計實現。編寫FPGA硬件設計程序，發送端多速率的整體實現架構如圖6所示。

圖 6 發送端多速率整體實現架構

其中，時鐘使能控制模塊用于生成FPGA內部各個設計模塊的時鐘使能及小數倍插值參數。發端FIFO用于生成不同符號率的信號，為成型濾波器單元提供源文件，成型濾波器單元則用于進行8倍的插值成型，再是整數倍插值濾波器實現整數倍內插，分數倍插值濾波器實現分數倍內插處理。得出經過該發送端多速率處理系統，并在接收端畫出了QPSK信號中不同符號率下的星座圖如圖7所示。

圖7中（a）顯示了符號率為4MHz時，接收端接收信號的星座圖；（b）顯示了符號率為3MHz時信號的星座圖；（c）顯示可符號率為125kHz時信號的星座圖，且它們的最終輸出采樣率均為64MHz，從圖中可以看出，通過多速率處理后，由于不同輸入符號率下使用的半帶濾波器個數不同，因而，隨著符號率的減小，星座圖的發散度略微有些增大，但均能夠很明顯地判別出信號所處的相位信息符合設計要求。

圖7 輸出信號星座圖

5 結束語

本文提出了一種可適用于可變帶寬的多速率處理結構，并進行了設計實現。與其他多速率設計結構相比較，本算法利用軟件單元對系統的參數進行設計，減少了系統的設計復雜程度，通過動態選擇半帶濾波器的級數及分數倍插值倍數，實現任意倍數的多速率處理，結構靈活且易于實現。仿真及FPGA設計實現驗證了算法的性能及可實現性。

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Based on Variable Baseband Multi-rate Algorithm Design and Implementation

Feng jiamei, Zou Gang, Zhu Nan, Ding Wei，Jiang Bin，Zhao Wenduo
(Chengdu GuoHeng Space Technology Engineering Co.,ltd., Chengdu,610041)

On the basis of the requirement about multi-rate processing technology in practice signal processing, this paper introduced a variable baseband multi-rate algorithm which is composed of forming filter, cascaded half-band filter and fraction interpolation filter, used to implement variable baseband multi-rate processing. Gate through Simulink simulation and FPGA implementation, verified this algorithm’s performance and realizability.

Variable baseband; Multi-rate; Filter; FPGA

10.3969/J.ISSN.1672-7274.2015.08.006

TN92文獻標示碼：A

1672-7274（2015）08-0021-05