基于FPGA的數字下變頻設計與實現

趙艷杰等

摘要：數字下變頻是全數字解調器中的關鍵技術之一，其性能好壞直接決定解調器的工作性能。給出一種基于FPGA的數字下變頻設計，詳細介紹正交變換、CIC抽取濾波及根升余弦滾降FIR低通濾波器的原理設計，并可編程設置各個模塊參數，自動生成及動態配置濾波器系數。該設計在Xilinx公司XC3S4000 FPGA芯片的硬件平臺和ISE 9.2開發環境下，采用Verilog語言編程實現，經過實際通信系統驗證，在全數字解調器中很好地完成了多載波、多速率信號的數字下變頻處理功能，具有很強的靈活性、穩定性和可擴展性。

關鍵詞： 數字下變頻； CIC； FPGA

中圖分類號：TN92 文獻標識碼：A 文章編號：1674-1161（2014）06-0051-04

為了更好地體現軟件無線電體系中在盡可能靠近天線的地方使用A/D的核心思想，全數字化解調器的設計大多采用直接在中頻進行信號采樣，即高頻模擬信號先經過模擬下變頻到適當中頻，然后在中頻階段對其進行A/D采樣以輸出高速的數字中頻信號[1]，經過數字下變頻技術的抽取和低通濾波處理，使其變為較低速率的基帶信號再送給后端數字信號處理模塊進行解調、譯碼等相關處理。數字下變頻（DDC）技術連接著前端ADC和后端DSP，其性能好壞直接影響解調器的可靠性與穩定性，是全數字解調器的核心技術之一。

目前，數字下變頻模塊的實現基本分兩種方式：一種是利用專用DDC芯片完成數字下變頻功能，另一種是利用自主搭建的軟硬件平臺編程設計實現。專用數字下變頻芯片具有抽取比率大、性能穩定等優點，但專用數字下變頻芯片價格昂貴、靈活性不強，不能充分體現軟件無線電的優勢[2]。近年來， FPGA器件在工藝方面的進步，為之帶來了前所未有的邏輯規模和強大的處理性能，用FPGA來實現比用專用芯片可以帶來更多的好處。FPGA器件具有高速、可編程、模塊化等優點，可以采用靈活的結構來滿足不同的系統要求，便于進行系統功能擴展和性能升級，具有很強的靈活性和穩定性，是實現數字中頻處理的理想器件[3]。現介紹一種基于FPGA的數字下變頻的設計與實現。

1 數字下變頻的結構設計

數字下變頻的基本功能是從輸入的寬帶高數據流數字信號中提取所需的窄帶信號， 將其下變頻為數字基帶信號， 并轉換成較低的數據流以正交的形式輸出[4]。自主設計的數字下變頻主要包括4個部分，即正交變換、CIC抽取、匹配濾波器和參數控制，其組成結構如圖1所示。首先，通過正交變換部分把信號搬移到基帶，然后將混頻器輸出信號接到一組濾波器上，通過濾波器將有用信號提取出來。由于采樣頻率很高，信號帶寬和過渡帶較窄，直接在高采樣率下設計一個過渡帶較窄的濾波器很難物理實現，因此采用級聯積分梳狀抽取濾波器（CIC）和FIR低通匹配濾波器兩級級聯的方式進行信號濾波。同時通過參數的靈活配置設計，實現對不同速率信號的降采樣率變換和基帶匹配濾波。

2 數字下變頻的模塊設計

2.1 正交變換

正交變換模塊的基本功能是把A/D轉換器輸出的中頻信號搬移到基帶，轉變成基帶正交復信號。即輸入的A/D信號經由兩個相乘器所構成的混頻器，分別乘以兩路正交的本地載波分量，一路為同相分量（cos），另一路為正交分量（sin），cos和sin采用FPGA內部頻率合成器產生。FPGA具有可編程的頻率和初始相位，其中的初始相位控制字用來設置本地載波分量的初相，頻率控制字用來設置產生本地載波信號的頻率。

2.2 CIC抽取濾波器設計

CIC濾波器是一種基于零極點相抵消的FIR濾波器，它的系統函數如下：

H（z）=

=（1-z-D）N=[HI（z）Hc（z）]N

式中：D為抽取因子；N為級聯級數；HI（z）=為積分器；Hc（z）=（1-z-D）N為梳狀濾波器。

CIC濾波器就是積分器和梳狀濾波器的N級級聯。單級CIC濾波器的阻帶抑制比較差，第一旁瓣電平只比主瓣小13.46 dB 。為了增大阻帶衰減，在設計中選取N值為5，即采用5級級聯，此時可以得到第一旁瓣相對主瓣67.30 dB的衰減，滿足實用需求。5級級聯抽取系數為16的CIC濾波器頻率響應如圖2所示。

5級級聯的CIC抽取設計結構框圖如圖3所示。 從CIC的實現結構中可見，實現一組CIC濾波器只需加減法器和寄存器，不需要復雜的乘法運算。在用FPGA實現CIC濾波器時，每一級濾波器都會帶來系統增益，為避免累加器溢出，累加結果寄存器的位寬需進行擴展，并在濾波器輸出結果時根據抽取系數的范圍進行動態調整截位，這樣既保證了濾波器輸出無失真，同時也實現了盡量采用最少資源存儲信號的最大精度。

2.3 FIR低通濾波器設計

在數字下變頻中，信號經過CIC抽取濾波器后輸入到 FIR低通濾波器的采樣速率，相對來說已經很低，因此當FPGA在一定的處理時鐘速率下，能夠實現較高階的 FIR 濾波，使得濾波器的通帶波動、過渡帶帶寬、阻帶最小衰減等指標達到很好的設計。FIR 低通濾波器主要作用就是對整個信號進行整形濾波。

在通信系統應用中，為了有效利用信道，提高頻帶的利用率，在基帶信號發送之前需要經過成形濾波器進行頻譜壓縮，由此就會引入碼間干擾，為了使傳輸誤碼率足夠小，必須最大限度地減少碼間干擾。根據奈奎斯特第一準則，如果信號經傳輸后整個波形發生了變化，只要其抽樣判決特定點的抽樣值保持不變，那么仍然可以準確地恢復出原始信號。滿足奈奎斯特第一準則的低通濾波器有很多種，最常用的是升余弦滾降濾波器，其頻率響應表達式如下[5]：

實際通信系統中，當奈奎斯特濾波器是升余弦滾降濾波器時，發送端的成形濾波器和接收端的匹配濾波器都應采用平方根升余弦滾降濾波器。為了更好地對信號進行整形濾波，將數字下變頻中的低通濾波器設計成平方根升余弦滾降濾波器，其時域表達式為[6]：

在設計根升余弦滾降濾波器時，采用了凱塞窗（Kaiser Window），這種窗序列雖然比其他窗序列復雜一些，但它有著更好的性能，并且使用起來更加靈活，采樣速率是符號速率的4倍。利用MATLAB仿真軟件FDA_TOOL設計生成的128階根升余弦成形濾波器系數及幅頻響應如圖4所示。

2.4 參數配置設計

由于數字下變頻需要處理不同速率的多載波信號，且各個載波信號的帶寬不盡相同，因此在實際設計時，通過計算機控制軟件實現對數字下變頻各個模塊的參數配置，可編程設置NCO輸出信號頻率、CIC抽取系數、根升余弦濾波器滾降系數，并可實現濾波器系數的自動計算及定點格式轉換，在解調器啟動工作前對FPGA中的FIR濾波器進行系數動態配置，這樣就滿足了不同帶寬、不同載波信號的低通整形濾波。目前DDC的設計大多可實現頻率和抽取系數的編程配置，而FIR濾波器系數的自動生成及動態配置是本文自主提出的設計思想。采用這項技術，實現了數字下變頻中不同速率信號的匹配濾波，很好地提高了窄帶信號提取的低通濾波性能。參數配置控制軟件界面如圖5所示。

3 數字下變頻的FPGA實現

本文所描述的數字下變頻設計硬件平臺選用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2編程環境下，采用Verilog語言編程設計實現，頂層設計原理如圖6所示。輸入A/D采樣信號寬14比特位，FPGA工作時鐘為61.44 Mhz，DDC輸出信號位寬16比特位，正交變換模塊由loopdds和I_MUL、Q_MUL實現，CIC_D_N5_I和CIC_D_N5_Q完成正交變換后的I和Q兩路信號的CIC抽取濾波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q實現了兩路正交信號的低通匹配濾波。經實際通信系統驗證，該設計在全數字解調器中很好地完成了多載波、多速率信號的數字下變頻處理功能。

4 結語

本文主要研究了數字下變頻中的各個模塊結構設計與FPGA實現，由于FPGA在設計和修改上的靈活性，可以滿足各種不同應用領域的設計要求，因此用FPGA代替專用數字下變頻芯片，可以簡化硬件電路設計，提高全數字解調器的集成度、穩定性、可靠性及可擴展性，具有很高的實用價值。

參考文獻

[1] 徐小明，蔡燦輝.基于FPGA 的數字下變頻（DDC）設計[J].通信技術，2011（10）：19-24.

[2] 孫琛.基于FPGA的數字下變頻的設計與實現[J].信息系統工程，2010（7）：20-21.

[3] 劉凱.一種基于FPGA的數字下變頻器設計[J].設計參考，2009（1）：63-65.

[4] 李玉柏.軟件數字下變頻的實現與算法分析[J].通信學報，2000（10）：44-49.

[5] 秦志強.階數可變的成形濾波器FPGA 實現[J].通信技術，2009（3）：261-262，265.

[6] 李和.高速基帶匹配濾波器的FPGA實現及驗證[J].現代電子技術，2007（22）：154-156，160.

在設計根升余弦滾降濾波器時，采用了凱塞窗（Kaiser Window），這種窗序列雖然比其他窗序列復雜一些，但它有著更好的性能，并且使用起來更加靈活，采樣速率是符號速率的4倍。利用MATLAB仿真軟件FDA_TOOL設計生成的128階根升余弦成形濾波器系數及幅頻響應如圖4所示。

2.4 參數配置設計

由于數字下變頻需要處理不同速率的多載波信號，且各個載波信號的帶寬不盡相同，因此在實際設計時，通過計算機控制軟件實現對數字下變頻各個模塊的參數配置，可編程設置NCO輸出信號頻率、CIC抽取系數、根升余弦濾波器滾降系數，并可實現濾波器系數的自動計算及定點格式轉換，在解調器啟動工作前對FPGA中的FIR濾波器進行系數動態配置，這樣就滿足了不同帶寬、不同載波信號的低通整形濾波。目前DDC的設計大多可實現頻率和抽取系數的編程配置，而FIR濾波器系數的自動生成及動態配置是本文自主提出的設計思想。采用這項技術，實現了數字下變頻中不同速率信號的匹配濾波，很好地提高了窄帶信號提取的低通濾波性能。參數配置控制軟件界面如圖5所示。

3 數字下變頻的FPGA實現

本文所描述的數字下變頻設計硬件平臺選用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2編程環境下，采用Verilog語言編程設計實現，頂層設計原理如圖6所示。輸入A/D采樣信號寬14比特位，FPGA工作時鐘為61.44 Mhz，DDC輸出信號位寬16比特位，正交變換模塊由loopdds和I_MUL、Q_MUL實現，CIC_D_N5_I和CIC_D_N5_Q完成正交變換后的I和Q兩路信號的CIC抽取濾波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q實現了兩路正交信號的低通匹配濾波。經實際通信系統驗證，該設計在全數字解調器中很好地完成了多載波、多速率信號的數字下變頻處理功能。

4 結語

本文主要研究了數字下變頻中的各個模塊結構設計與FPGA實現，由于FPGA在設計和修改上的靈活性，可以滿足各種不同應用領域的設計要求，因此用FPGA代替專用數字下變頻芯片，可以簡化硬件電路設計，提高全數字解調器的集成度、穩定性、可靠性及可擴展性，具有很高的實用價值。

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在設計根升余弦滾降濾波器時，采用了凱塞窗（Kaiser Window），這種窗序列雖然比其他窗序列復雜一些，但它有著更好的性能，并且使用起來更加靈活，采樣速率是符號速率的4倍。利用MATLAB仿真軟件FDA_TOOL設計生成的128階根升余弦成形濾波器系數及幅頻響應如圖4所示。

2.4 參數配置設計

由于數字下變頻需要處理不同速率的多載波信號，且各個載波信號的帶寬不盡相同，因此在實際設計時，通過計算機控制軟件實現對數字下變頻各個模塊的參數配置，可編程設置NCO輸出信號頻率、CIC抽取系數、根升余弦濾波器滾降系數，并可實現濾波器系數的自動計算及定點格式轉換，在解調器啟動工作前對FPGA中的FIR濾波器進行系數動態配置，這樣就滿足了不同帶寬、不同載波信號的低通整形濾波。目前DDC的設計大多可實現頻率和抽取系數的編程配置，而FIR濾波器系數的自動生成及動態配置是本文自主提出的設計思想。采用這項技術，實現了數字下變頻中不同速率信號的匹配濾波，很好地提高了窄帶信號提取的低通濾波性能。參數配置控制軟件界面如圖5所示。

3 數字下變頻的FPGA實現

本文所描述的數字下變頻設計硬件平臺選用的是Xilinx公司Spartan 3 系列XC3S4000 FPGA芯片，在Xilinx ISE 9.2編程環境下，采用Verilog語言編程設計實現，頂層設計原理如圖6所示。輸入A/D采樣信號寬14比特位，FPGA工作時鐘為61.44 Mhz，DDC輸出信號位寬16比特位，正交變換模塊由loopdds和I_MUL、Q_MUL實現，CIC_D_N5_I和CIC_D_N5_Q完成正交變換后的I和Q兩路信號的CIC抽取濾波，SQRTRCOS_FIL_I和SQRTRCOS_FIL_Q實現了兩路正交信號的低通匹配濾波。經實際通信系統驗證，該設計在全數字解調器中很好地完成了多載波、多速率信號的數字下變頻處理功能。

4 結語

本文主要研究了數字下變頻中的各個模塊結構設計與FPGA實現，由于FPGA在設計和修改上的靈活性，可以滿足各種不同應用領域的設計要求，因此用FPGA代替專用數字下變頻芯片，可以簡化硬件電路設計，提高全數字解調器的集成度、穩定性、可靠性及可擴展性，具有很高的實用價值。

參考文獻

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