一種基于FPGA的Serial RapidIO交換設(shè)計(jì)

【摘要】本文提出了一種基于FPGA的RapidIO交換實(shí)現(xiàn)架構(gòu)及其實(shí)現(xiàn)方案。經(jīng)過實(shí)踐驗(yàn)證，此方案可以完全實(shí)現(xiàn)RapidIO交換的功能，具有開發(fā)周期快、靈活、可動態(tài)控制、節(jié)省空間等特點(diǎn)。可以實(shí)現(xiàn)高性能可靠數(shù)據(jù)傳輸，在高速實(shí)時(shí)通信系統(tǒng)中有著良好的應(yīng)用前景。

【關(guān)鍵詞】RapidIO;FPGA;交換

一、引言

嵌入式處理技術(shù)的快速發(fā)展，給高性能嵌入式系統(tǒng)的高速互聯(lián)方面帶來了嚴(yán)峻的挑戰(zhàn)。為了應(yīng)對這類挑戰(zhàn)，同時(shí)適應(yīng)嵌入式系統(tǒng)的發(fā)展需要，業(yè)界領(lǐng)先的半導(dǎo)體和系統(tǒng)制造商聯(lián)合制訂了一種可實(shí)現(xiàn)任意拓?fù)浜忘c(diǎn)對點(diǎn)操作、高效且具有很高可靠性和有效擁塞控制的高速互聯(lián)協(xié)議—RapidIO。RapidIO最早是由美國Mercury Computer systems公司（美國水星計(jì)算機(jī)系統(tǒng)公司）為它的計(jì)算密集型信號處理系統(tǒng)自行開發(fā)的總線技術(shù)，后來被Motorola公司以及其它一些半導(dǎo)體公司所采用。由于是點(diǎn)對點(diǎn)通信，它比多點(diǎn)總線能夠?qū)崿F(xiàn)更多的同步傳輸，且傳輸能力還能夠隨著將來性能提高而繼續(xù)提高[1]。RapidIO主要特性是具有極低的延遲性和高帶寬，適合用于芯片與芯片、板與板、系統(tǒng)與系統(tǒng)之間的高速數(shù)據(jù)傳輸。

RapidIO網(wǎng)絡(luò)由兩部分組成：端點(diǎn)和交換機(jī)。本文主要討論RapidIO網(wǎng)絡(luò)中的交換部分，全文結(jié)構(gòu)安排如下：第一節(jié)，介紹RapidIO技術(shù)，第二節(jié)介紹一種基于FPGA的RapidIO交換實(shí)現(xiàn)架構(gòu)，第三節(jié)介紹基于FPGA的RapidIO交換控制和使用原理，第四節(jié)結(jié)論。

二、RapidIO技術(shù)

隨著高速數(shù)字設(shè)計(jì)日漸普及，對信號延遲的管理也變得困難重重，并行總線技術(shù)難以適應(yīng)新的接口需求。總線技術(shù)從采用單端信號進(jìn)行傳輸，逐漸發(fā)展到差分信號應(yīng)用;系統(tǒng)從多點(diǎn)廣播發(fā)展到點(diǎn)對點(diǎn)傳輸;從并行總線發(fā)展到串行總線。例如，PCI是計(jì)算機(jī)系統(tǒng)中一種常見的外設(shè)并行總線，在嵌入式系統(tǒng)中也得到了廣泛應(yīng)用，用于連接輔助的外設(shè)器件。但是應(yīng)用PCI總線為系統(tǒng)引入了幾個(gè)額外的性能約束：

（1）PCI不支持分段處理，總線上正在處理的事務(wù)會在整個(gè)時(shí)間段內(nèi)占用總線，阻塞了其他事務(wù)對總線的使用。

（2）在PCI總線上事務(wù)的處理時(shí)間是無法預(yù)知的，因此很難確定緩存的大小并常常導(dǎo)致總線連接中斷。

（3）目標(biāo)為主存儲器的事務(wù)處理通常需要偵測周期以確保與處理器高速緩存的一致性。

（4）總線性能被減少到附加外設(shè)的最一般水準(zhǔn)，典型情況下為33MHz，僅提供了266MB/s的峰值傳輸速率和低于100MB/s的持續(xù)傳輸速率。

RapidIO是一種典型的串行總線技術(shù)，具有極低的納秒級的低延遲性和傳輸高帶寬，易于實(shí)現(xiàn)和其它協(xié)議的橋接，適用于芯片與芯片、板與板、系統(tǒng)與系統(tǒng)之間的高速數(shù)據(jù)傳輸。RapidIO網(wǎng)絡(luò)的應(yīng)用范圍有：無線基礎(chǔ)設(shè)施器件、網(wǎng)絡(luò)接入設(shè)備、多服務(wù)平臺、高端路由器、存儲設(shè)備、信號和圖象處理、軍事和航天應(yīng)用、工業(yè)計(jì)算、科學(xué)計(jì)算等[2]。

RapidIO為3層體系結(jié)構(gòu)的協(xié)議規(guī)范：邏輯層規(guī)范、傳輸層規(guī)范和物理層規(guī)范，如圖1所示。RapidIO的規(guī)范定義了一個(gè)系統(tǒng)的結(jié)構(gòu)，允許在微處理器，DSP，網(wǎng)絡(luò)及通信處理器，系統(tǒng)存儲器和外圍設(shè)備間傳遞數(shù)據(jù)和控制信息[3]。同樣的，它也允許被諸如PCI這樣的外圍總線技術(shù)替換或者與之共存。

圖1 RapidIO的協(xié)議層次結(jié)構(gòu)

RapidIO網(wǎng)絡(luò)由兩個(gè)部分組成：端點(diǎn)和交換部分，如圖2所示。端點(diǎn)是數(shù)據(jù)包的源發(fā)送者和接收者;交換部分用來在端口之間傳送數(shù)據(jù)包，但對這些數(shù)據(jù)包并不進(jìn)行解析。在RapidIO網(wǎng)絡(luò)中，為了到達(dá)配置寄存器，所有的設(shè)備都支持保持業(yè)務(wù)。

圖2 RapidIO網(wǎng)絡(luò)基本構(gòu)成

三、基于FPGA的RapidIO交換實(shí)現(xiàn)架構(gòu)

采用基于FPGA的RapidIO交換架構(gòu)，有著開發(fā)周期快、靈活、可動態(tài)控制、節(jié)省空間等特點(diǎn)。本設(shè)計(jì)方案中以FPGA為核心實(shí)現(xiàn)了16路1×RapidIO輸入數(shù)據(jù)流和8路1×RapidIO輸出數(shù)據(jù)流的交換架構(gòu)，為了保證交換時(shí)延和群時(shí)延可控，采取通道開關(guān)式配置，通過FPGA內(nèi)部邏輯控制，完成共24路1×RapidIO之間數(shù)字流通道的數(shù)據(jù)交換，實(shí)現(xiàn)架構(gòu)如圖3所示。

圖3 基于FPGA的RapidIO交換實(shí)現(xiàn)架構(gòu)

圖4 基于FPGA的RapidIO交換配置流程框圖

基于FPGA的RapidIO交換模塊中FPGA接收系統(tǒng)控制發(fā)出的波形配置命令，控制交換模塊進(jìn)行波形配置;在完成配置后到下一次動態(tài)配置前，數(shù)字流通道為點(diǎn)對點(diǎn)靜態(tài)連接，配置流程框圖如圖4所示。

四、基于FPGA的RapidIO交換具體實(shí)現(xiàn)

圖5是硬件實(shí)現(xiàn)框圖。基于FPGA的RapidIO交換模塊以一片Xilinx公司的V5系列FPGA XC5VTX240T為核心，通過內(nèi)部邏輯編程，實(shí)現(xiàn)16路1×RapidIO輸入數(shù)據(jù)流和8路1×RapidIO輸出數(shù)據(jù)流的數(shù)據(jù)路由功能。基于FPGA的RapidIO交換模塊在接收到來自TI公司的TMS320T6416作為系統(tǒng)控制器發(fā)出的通道配置命令時(shí)，控制信號處理器進(jìn)行軟件配置;在完成配置后到下一次動態(tài)配置前，數(shù)字流通道為點(diǎn)對點(diǎn)靜態(tài)連接。

圖5 基于FPGA的RapidIO交換模塊實(shí)現(xiàn)框圖

五、結(jié)論

本文提出了一種基于FPGA的RapidIO交換實(shí)現(xiàn)架構(gòu)及其實(shí)現(xiàn)方案，經(jīng)過實(shí)踐驗(yàn)證，此方案可以完全實(shí)現(xiàn)RapidIO交換的功能，避免了使用RapidIO交換芯片存在的交換時(shí)延和群時(shí)延不可控制，配置復(fù)雜等缺點(diǎn)，具有開發(fā)周期快、靈活、可動態(tài)控制、節(jié)省空間等特點(diǎn)。可以實(shí)現(xiàn)高性能可靠數(shù)據(jù)傳輸，在高速實(shí)時(shí)通信系統(tǒng)中有著良好的應(yīng)用前景。

參考文獻(xiàn)

[1]Sam Fuller.RapidIO The Embedded System Interconnect.USA Wiley，2006.

[2]Tektronix，Inc.，RapidIO Architecture Building the Next-Generation Networking Infrastructure，2002.

[3]RapidIO Trade Association，RapidIOTechnologyOverview and Applications Revision 03，May 2005.

作者簡介：王輝球（1972—），男，研究方向：信號處理。