一種適用于高壓電源管理的無輸出電容自基準低壓差線性穩壓器*

唐 宇，馮全源

(西南交通大學微電子研究所，成都610031)

一種適用于高壓電源管理的無輸出電容自基準低壓差線性穩壓器*

唐 宇，馮全源*

(西南交通大學微電子研究所，成都610031)

設計了一種用于高壓電源管理(Power Management)芯片內部供電的無輸出電容、自基準全集成低壓差線性穩壓器，低壓差線性穩壓器與電壓基準形成自供電自偏置環路，減少了電路的規模。通過對LDO—基準環路小信號特性分析，并用Hspice進行仿真驗證，該環路具有足夠低的環路增益，低頻時能達到-82 dB，不會對供電系統的穩定性造成影響。

電源管理;自基準LDO;無輸出電容;自供電自偏置

目前的集成高壓電源管理芯片內部控制電路中使用的是低壓器件，因此需要高-低壓轉換供電模塊，低壓差(LDO)線性穩壓器，因其低噪聲、低功耗、線路簡單易于實現這些優點，被廣泛應用于芯片內部供電。LDO一般由誤差放大器、傳輸管(使用大尺寸的PMOS，實現低壓差的關鍵所在，PMOS工作在飽和區，使得LDO供電和輸出電壓最小差值為流過PMOS的電流作用在其RDS，ON—導通電阻上的電壓)、參考電壓、以及反饋網絡構成?；鶞屎蚅DO形成的傳統拓撲結構如圖1所示，預穩壓輸出VDD作為基準的供電電壓，待基準電壓VREF建立完成，LDO輸出經過分壓電阻RFB1和RFB2得到反饋電壓VFB，反饋電壓與基準電壓經誤差放大器比較，其輸出控制傳輸管的柵極電壓，此負反饋機制能夠保證LDO輸出電壓穩定［1-5］。

圖1 LDO和基準的傳統拓撲結構

預穩壓電路的簡單實現方式如圖2所示，齊納二極管的作用在于鉗制NMOS柵極電壓，電阻R0阻值較大，用于限制齊納二極管反向擊穿后的電流。此電路優點在于結構簡單，容易實現;但因NMOS作為跟隨器，源極輸出電壓至少比柵極電壓低其閾值電壓VTH，故其效率低。預穩壓的實現方式有很多，作者在這里未一一列舉，它們都存在同樣的缺點，即是內部供電正常工作時，預穩壓電路必然會有功耗，這與電力電子發展的低功耗趨勢是背道而馳的。

圖2 預穩壓的簡單電路實現

為降低芯片成本，既要減少芯片外圍無源器件的數量，還需精簡內部電路模塊。

為解決上述問題:(1)LDO外接電容，增加成本且不利于全集成;(2)預穩壓電路的存在增加供電模塊自身功耗。本文設計了一種新穎的自基準LDO拓撲結構，如圖3所示，LDO為基準供電，基準為LDO提供參考電壓和電流偏置，基準和LDO形成自供電、自偏置機制，基準無需再單獨供電。

圖3 LDO和bandgap基準形成的反饋拓撲

1 自基準LDO的實現

自基準LDO實際晶體管級電路如圖4、圖5所示。

圖4 自基準LDO電路圖

圖5 帶隙基準電路圖

1.1 電路自啟動分析

本文設計的自基準LDO，電路中的啟動功能是關鍵因素之一，LDO和基準都含有各自的啟動電路。LDO率先啟動，啟動伊始，VIN通過R2和C2對MN4柵極充電，直至其開啟后將傳輸管MP柵極拉至地電位，LDO輸出電壓開始上升，待輸出電壓VCC經RFB1、RFB2和RFB3分壓后能夠使MN5開啟而將MN4關閉，啟動完成。LDO啟動結束后的輸出電壓VCC必須高于基準的最低工作電壓，才能夠確?；鶞孰妷旱恼＝?，因此3個分壓電阻的比例尤為重要。

對基準而言，當VCC電壓滿足其最低工作電壓時，R10將MP17和MP18柵極電位拉至地電位，MP17導通，并經過R11和C11對MN11柵極充電至將其開啟，電流鏡主控管MP12開始正常工作;與此同時，MP18開啟，電流流經Q0、Q1，其VBE差值施加在R15兩端形成PTAT(與絕對溫度成正比)電流，此PTAT電流流經R14～R17得到PTAT電壓，并與Q6之VBE疊加，因VBE具有負溫度系數，因此調節R14～R17的大小就可以得到與溫度系數無關的基準電壓VREF，電流鏡正常工作使得MP17和MP18柵極電位經MP11上拉至VCC，基準啟動結束，此時MN11并未關閉，而是與MP12一起作為基準誤差放大器的第3級放大之用。

基準產生的參考電壓VREF和偏置電壓Vbias提供給LDO差分輸入，以保證LDO正常工作并使其輸出穩定，這樣LDO和基準就形成自啟動，自偏置，自供電機制。

1.2 自基準LDO環路穩定性分析

本文設計的自基準LDO存在3個反饋環路，基準和LDO各自的反饋環路為負反饋，二者是相互獨立的;而LDO為基準供電VCC，基準為LDO提供參考電壓VREF和偏置Vbias以使LDO穩定地提供VCC，VCC和VREF其中一者偏高，都會使另一者輸出值增加，此環路形成正反饋機制，如果此環路增益大于0 dB，則會影響到整個供電系統的穩定性。

1.2.1 LDO自身環路穩定性

LDO的反饋環路由誤差放大級和功率級構成，其開環增益可用式(1)表示:其中，gm為MOS管的跨導，rO為MOS管溝道長度調制效應產生的等效阻抗(rO=1/λID)，RL為LDO輸出端的等效負載電阻。

環路零極點分布:

對AC小信號來講，C1可看成是MN3柵極和漏極之間的密勒電容，其等效到MN3柵極的電容被放大，因本文設計的LDO無外接電容，故環路主極點出現在MN3柵極結點處，且大小可由式(2)大致表示;次極點出現在功率傳輸管MP柵極結點處，大小可由式(3)給出:

其中CGS，MP和CGB，MP分別為MP的柵-源等效電容和柵極與襯底之間的等效電容。

電路有兩個主要的零點，其一是由R1和C1串聯產生，其二是C3和反饋電阻(RFB1+RFB2)‖RFB3產生，可用式(4)和式(5)表示:

1.2.2 LDO與基準形成的環路穩定性

LDO與基準形成的正反饋環路拓撲圖可由圖3表示。該環路的開環小信號增益可看成VREF經LDO到VCC的增益與VCC經bandgap到VREF的增益之積;前者即為LDO的閉環增益Av-close，而后者則是bandgap的電源抑制比PSRRbg。

故LDO與基準構成的反饋環路開環增益Av-loop可表示為式(6):

式中，Av-close可由式(7)計算:

其中Av-open為式(1)中描述的LDO開環增益，F為LDO的負反饋系數，其大小為:

從數量級來講，Av-open為三級放大器的增益，其估計值在60 dB左右，即Av-open?1，因此式(7)可簡化為Av-close=1/F，因而式(6)可重新表示為:

從式(9)可以很直觀地看出，只要基準的PSRR性能不太差，即可滿足 Av-loop為一個小于0 dB的值，當VCC或者VREF出現小信號波動，LDO和基準構成的環路能夠很好地抑制小信號的放大，從而保證自基準LDO供電的穩健性。

2 仿真結果與分析

電路基于0.5μm BCD工藝，利用Hspice進行仿真。在VIN分別為7 V、10 V、15 V以及20 V時，LDO自身環路特性仿真結果如圖6所示，其低頻增益約70 dB，帶寬2.14 MHz，相位裕度53.9°，能夠保證LDO自身的負反饋環路穩定。

圖6 本文設計的自基準LDO開環小信號特性

圖7所示為bandgap基準的PSRR指標，以及LDO和bandgap構成的環路增益Av-loop，兩者低頻值相差13.3 dB;實際電路中，RFB1、RFB2、RFB3分別取值3.25 MΩ、1.4 MΩ、1.25 MΩ，因此有20lg Av-close= 20lg(1/F)=13.47 dB，故仿真結果驗證了式(9)的正確性;隨著頻率的升高，二者差值沒有一直保持13.3 dB，是因為LDO中存在的調零電容C1和C3會對后者的頻率響應帶來微弱的影響。LDO和bandgap基準產生的正反饋環路增益，低頻值為-82 dB，最壞情況在2.5 MHz高頻處也有-18 dB，足夠低的環路增益能夠在VREF或者VCC出現波動時，有效地抑制紋波電壓對整個供電系統帶來的影響，以確保供電的穩健工作。

圖7 Bandgap PSRR及Av-loop仿真波形

圖8所示為本文設計的自基準LDO線性響應仿真結果，VIN以0.2 V/μs速度上升及下降，LDO輸出電壓變化量分別為388.41 mV、423.67 mV，無需外接輸出電容亦能使輸出電壓在輸入階躍變化時保持穩定。

3 結論

為適應電源管理芯片日益低功耗化的發展趨勢，本文設計一種無輸出電容的自基準LDO，無需為基準單獨供電，以LDO和基準的自啟動電路作為基礎，在不影響LDO自身環路穩定性的前提下，基準與LDO形成自供電、自偏置環路，該環路具有較低的環路增益，確?；鶞屎蚅DO組成的供電系統在環路出現小信號波動時不受其影響。此拓撲結構新穎，既有效地降低芯片內部供電系統的功耗，同時此自基準LDO無需外接電容就可以保證輸出電壓在輸入電壓階躍變化時快速恢復穩定。

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A Capacitor-Less Low Dropout Linear Regulator w ith Self-Voltage Reference for High Voltage Power M anagement*

TANG Yu，FENGQuanyuan*
(Instituteof Microelectronics，Southwest Jiaotong University，Chengdu 610031，China)

A self-voltage reference fully integrated low dropout linear regulatorwas designed as a internal power supply for the high-voltage powermanagement chips，and without an output capacitor.It achieved the reduction of circuit scale because of the self-powered and self-bias loop，which was constituted by the low dropout linear regulator and the voltage reference.Through analyzing and simulating the small signal characteristic of the loop with Hspice，a low enough loop gain achieved-82 dB at low frequency，which proved the loop has no effect on the stability of the power supply system.

powermanagement;self-voltage reference LDO;output capacitor-less;self-powered and self-bias

10.3969/j.issn.1005-9490.2014.01.007

TN43 文獻標識碼:A 文章編號:1005-9490(2014)01-0026-04

項目來源:國家自然科學基金重大項目(60990320，60990323);國家高技術研究發展計劃(863計劃)重大項目(2012AA012305);國家自然科學基金面上項目(61271090);四川省科技支撐計劃項目(2012GZ0101);成都市科技計劃項目(12DXYB347JH-002)

2013-04-20修改日期:2013-05-14

EEACC:8110

唐 宇(1989-)，男，漢族，四川資陽人，碩士研究生，主要從事模擬集成電路的研究與設計，yutang_007@163.com;

馮全源(1963-)，男，漢族，江西景德鎮人，現任西南交通大學微電子研究所所長、博士生導師，IEEE高級會員。主要研究方向為為數字、模擬、射頻與混合信號集成電路設計，數字系統設計和嵌入式系統研究，現代天線技術、RFID技術(物聯網技術)等，fengquanyuan@163.com。