數(shù)字電路教學(xué)體系改革的研究

姜書(shū)艷，張鷹，蔣寧，唐軍，李力

摘要：由于數(shù)字電子技術(shù)的高速發(fā)展，使得目前數(shù)字電路教學(xué)體系呈現(xiàn)出一種新舊教學(xué)體系更迭、拼接的模式，體系中的自洽來(lái)不及完善。這種現(xiàn)狀與當(dāng)前數(shù)字技術(shù)領(lǐng)域?qū)θ瞬诺男枨髽O不適應(yīng)。本文從基于晶體管的設(shè)計(jì)、中小規(guī)模集成塊的設(shè)計(jì)、HDL的設(shè)計(jì)等方面入手，通過(guò)對(duì)現(xiàn)有課程中不同部分的內(nèi)容進(jìn)行分析，提取適應(yīng)發(fā)展的部分，嘗試重新構(gòu)成一個(gè)自洽的課程內(nèi)容體系。

關(guān)鍵詞：數(shù)字電路；教學(xué)體系；重構(gòu)；設(shè)計(jì)

中圖分類(lèi)號(hào)：G642.0？搖 文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：1674-9324（2014）06-0165-02

一、概述

數(shù)字技術(shù)是近幾十年發(fā)展最快的技術(shù)，其發(fā)展對(duì)人類(lèi)社會(huì)產(chǎn)生著深遠(yuǎn)的影響。作為數(shù)字技術(shù)硬件基礎(chǔ)的數(shù)字電路遵循摩爾定律，在幾十年中經(jīng)歷了從分立電路到集成電路的設(shè)計(jì)歷程，到現(xiàn)在已進(jìn)入片上網(wǎng)絡(luò)（Network on Chip，NoC）的階段。從數(shù)字電路的晶體管電路時(shí)代，歷經(jīng)中小規(guī)模集成電路設(shè)計(jì)時(shí)代，到現(xiàn)在廣泛采用EDA工具進(jìn)行ASIC設(shè)計(jì)以及基于FPGA進(jìn)行設(shè)計(jì)的時(shí)代，電路設(shè)計(jì)的每一步發(fā)展過(guò)程都產(chǎn)生過(guò)很多重要的設(shè)計(jì)思想及設(shè)計(jì)方法。這些設(shè)計(jì)思想及方法的累積構(gòu)成了現(xiàn)在的數(shù)字電路教學(xué)體系。然而，由于新舊體系高速更迭，使得目前的數(shù)字電路教學(xué)體系呈現(xiàn)一種拼接的模式，整體內(nèi)容缺少因果鏈接，電路的邏輯設(shè)計(jì)、功能設(shè)計(jì)和性能設(shè)計(jì)三方面脫節(jié)。這種現(xiàn)狀與當(dāng)前數(shù)字技術(shù)領(lǐng)域?qū)θ瞬诺囊髽O不適應(yīng)。要對(duì)現(xiàn)狀有所改革，首先需要對(duì)數(shù)字電路各部分內(nèi)容有所了解，從中提取適應(yīng)發(fā)展的部分，重新構(gòu)成一個(gè)自洽的課程內(nèi)容體系。本文希望通過(guò)對(duì)現(xiàn)有課程中不同部分內(nèi)容進(jìn)行分析，在此方面進(jìn)行一些嘗試。

二、基于晶體管的設(shè)計(jì)

目前，數(shù)字集成電路采用的主要工藝是CMOS工藝，在這種工藝條件下，電路邏輯結(jié)構(gòu)由MOS晶體管擔(dān)任開(kāi)關(guān)作用來(lái)實(shí)現(xiàn)。MOS晶體管分為PMOS和NMOS兩種形式，分別用于傳導(dǎo)高電平（1）和低電平（0），如圖1所示。邏輯輸入控制晶體管的柵極，連通的晶體管支路由電源或地為邏輯輸出提供標(biāo)準(zhǔn)輸出電平，如圖2所示。在晶體管的相互連接中，NMOS的串聯(lián)可以實(shí)現(xiàn)AND運(yùn)算，并聯(lián)實(shí)現(xiàn)OR運(yùn)算，由此可以形成各種基本的邏輯單元，如圖3所示，這些邏輯單元的進(jìn)一步連接可以形成各種功能電路。

在目前國(guó)內(nèi)外教材的分析中，對(duì)此類(lèi)電子電路的評(píng)價(jià)主要集中于晶體管數(shù)量。如何在設(shè)計(jì)中減少晶體管的使用量成為設(shè)計(jì)的主要目標(biāo)。基于這一考慮，在基本單元層次，發(fā)展了AOI電路結(jié)構(gòu)，將“與-或”二級(jí)結(jié)構(gòu)形成一個(gè)整體，晶體管數(shù)量只與初級(jí)與門(mén)輸入的數(shù)量相關(guān)。在功能設(shè)計(jì)的層次，引入卡諾圖對(duì)邏輯方程進(jìn)行最小化，其目標(biāo)也是通過(guò)減少初級(jí)門(mén)輸入端的數(shù)量來(lái)實(shí)現(xiàn)晶體管數(shù)量的減少。上述設(shè)計(jì)方法能夠非常準(zhǔn)確地表達(dá)數(shù)字電路的邏輯體系實(shí)現(xiàn)，并能建立組合邏輯的卡諾圖分析設(shè)計(jì)方法和時(shí)序邏輯的轉(zhuǎn)移輸出表的分析設(shè)計(jì)方法，為數(shù)字電路的規(guī)范化設(shè)計(jì)體系奠定了很好的基礎(chǔ)，也構(gòu)成了目前數(shù)字電路設(shè)計(jì)的理論基礎(chǔ)。但在目前的教學(xué)體系中，這種設(shè)計(jì)方法只是將晶體管作為標(biāo)準(zhǔn)開(kāi)關(guān)器件使用。由于缺少有效的評(píng)價(jià)體系，目前邏輯分析僅停留在簡(jiǎn)單電路的分析設(shè)計(jì)，在中規(guī)模功能電路的分析設(shè)計(jì)中，幾乎沒(méi)有采用這一體系。在VLSI的設(shè)計(jì)時(shí)代，對(duì)電路性能的評(píng)價(jià)主要表現(xiàn)為集成度（占用芯片面積、成本）、速度（最長(zhǎng)延遲時(shí)間、最高時(shí)鐘頻率）和功耗（最大功耗、平均功耗）等指標(biāo)上。要實(shí)現(xiàn)同樣的功能，利用邏輯定理可以設(shè)計(jì)出很多不同結(jié)構(gòu)的電路，最優(yōu)化成為設(shè)計(jì)中的中心環(huán)節(jié)。而要實(shí)現(xiàn)這一目標(biāo)，在基本邏輯結(jié)構(gòu)形成的階段就需要補(bǔ)充對(duì)于相關(guān)性能的描述模型。

三、基于中小規(guī)模集成塊的設(shè)計(jì)

在上世紀(jì)70～80年代，為了應(yīng)對(duì)數(shù)字技術(shù)的廣泛采用，發(fā)展了以74系列為代表的各種中小規(guī)模集成塊。不同領(lǐng)域的用戶可以選用盡可能少的通用集成塊連接形成電路，滿足自己的特殊系統(tǒng)需求。為了使用上的方便，中小規(guī)模集成塊在外型和I/O端口性能方面都進(jìn)行了統(tǒng)一標(biāo)準(zhǔn)設(shè)計(jì)，其輸入/輸出特性由Data sheet詳細(xì)規(guī)定，用戶在使用時(shí)可以不忽略其內(nèi)部電路工藝及邏輯形成方式，只根據(jù)設(shè)計(jì)要求選取對(duì)應(yīng)功能塊，根據(jù)端口特性設(shè)計(jì)外部負(fù)載連接電路。考慮到通用模塊可能需要對(duì)模擬器件進(jìn)行驅(qū)動(dòng)，此類(lèi)電路通常都配備了強(qiáng)大的對(duì)外驅(qū)動(dòng)電路，導(dǎo)致集成芯片中主要部分為I/O部件，邏輯功能部分只占據(jù)了集成芯片的次要部分。為了增加模塊的通用性，通常會(huì)在基本功能的基礎(chǔ)上添加許多額外的控制/狀態(tài)端口（與集成塊的總體成本相比，這些添加幾乎不增加成本，但能夠帶來(lái)市場(chǎng)上的好處）。由于電路的成本、速度、功耗主要由I/O部件及外殼決定，簡(jiǎn)單邏輯與復(fù)雜功能的模塊在價(jià)格和速度上相差不大，用戶傾向于選用復(fù)雜功能模塊來(lái)構(gòu)成電路（使用模塊的部分功能），而不是選用基本邏輯部件構(gòu)成電路，電路設(shè)計(jì)的主要目標(biāo)成為選擇最少邏輯塊及最少連線進(jìn)行設(shè)計(jì)，與邏輯設(shè)計(jì)基本脫離關(guān)系。在目前的教學(xué)體系中，關(guān)于邏輯單元靜態(tài)與動(dòng)態(tài)特性的討論基本采用這種方式講解；各種組合功能電路的設(shè)計(jì)和時(shí)序功能電路的設(shè)計(jì)（二進(jìn)制計(jì)數(shù)器、移位寄存器等）都采用此類(lèi)方式。由于目前的實(shí)驗(yàn)條件，以及學(xué)生創(chuàng)新活動(dòng)中自己設(shè)計(jì)小系統(tǒng)的需要，中小規(guī)模集成塊仍然具有重要的使用價(jià)值，相關(guān)內(nèi)容也就構(gòu)成了數(shù)字電路課程教學(xué)中功能設(shè)計(jì)的主體部分。然而，中小規(guī)模集成塊作為一種集成度低下的分立設(shè)計(jì)，其高成本和低速度是其不可避免的缺陷。如何將相應(yīng)內(nèi)容與低層邏輯設(shè)計(jì)合理地結(jié)合，將電路性能的評(píng)價(jià)帶入到對(duì)不同結(jié)構(gòu)設(shè)計(jì)的選擇上，是解決這一問(wèn)題的關(guān)鍵。在ASIC設(shè)計(jì)中，不會(huì)無(wú)謂地設(shè)計(jì)不需要用到的所謂多功能擴(kuò)展，對(duì)功能模塊的教學(xué)改革應(yīng)該首先著眼于基本功能的最佳實(shí)現(xiàn)方式，然后考慮在不同應(yīng)用中的最佳擴(kuò)展設(shè)計(jì)方式。目前基于多功能器件進(jìn)行設(shè)計(jì)，利用其部分電路的設(shè)計(jì)方式對(duì)中小規(guī)模集成塊是優(yōu)化的方式，但對(duì)于片上設(shè)計(jì)就是一種浪費(fèi)的設(shè)計(jì)了。

四、基于HDL的設(shè)計(jì)

隨著計(jì)算機(jī)技術(shù)的廣泛采用，數(shù)字集成電路的設(shè)計(jì)也進(jìn)入EDA時(shí)代。HDL使電路的設(shè)計(jì)描述和仿真驗(yàn)證可以利用計(jì)算機(jī)工具進(jìn)行，方便于層次化設(shè)計(jì)中信息的交流、保存、修改，有效提高了設(shè)計(jì)效率，降低了設(shè)計(jì)成本。同時(shí)，基于FPDA的設(shè)計(jì)也成為中間設(shè)計(jì)的主流方式。為了適應(yīng)這種發(fā)展，現(xiàn)行數(shù)字電路課程中開(kāi)始引入HDL語(yǔ)言的內(nèi)容，并對(duì)各種功能電路的描述編程進(jìn)行了足夠詳細(xì)的介紹。同時(shí)也對(duì)FPGA的基本結(jié)構(gòu)進(jìn)行了介紹。利用這些內(nèi)容，學(xué)生能夠方便地使用計(jì)算機(jī)系統(tǒng)開(kāi)展各類(lèi)數(shù)字設(shè)計(jì)，擴(kuò)大了數(shù)字電路的應(yīng)用教學(xué)，通過(guò)對(duì)設(shè)計(jì)的仿真也能夠更好地理解電路性能與設(shè)計(jì)的關(guān)系，使學(xué)生對(duì)數(shù)字電路設(shè)計(jì)有更實(shí)際的理解，也便于開(kāi)展課程設(shè)計(jì)和各種實(shí)驗(yàn)活動(dòng)。HDL是一種硬件電路的描述工具，主要幫助仿真過(guò)程的自動(dòng)進(jìn)行。而目前關(guān)于HDL的教學(xué)中，很少將電路邏輯與性能的關(guān)系反映到語(yǔ)言描述中，使語(yǔ)言的描述淪為對(duì)電路功能的描述，失去了EDA工具的使用本意。對(duì)電路性能描述中比較容易的是對(duì)延遲時(shí)間（或時(shí)鐘頻率限制）的描述。若要進(jìn)行這方面的描述，HDL必須基于最基本的邏輯單元，設(shè)計(jì)者應(yīng)對(duì)各種基本部件的時(shí)間延遲以及連線負(fù)載帶來(lái)的時(shí)間延遲有足夠的了解。而電路的功能設(shè)計(jì)描述則必須基于這種帶時(shí)間延遲的部件互連設(shè)計(jì)（結(jié)構(gòu)設(shè)計(jì)的描述）。此點(diǎn)在目前的HDL的教學(xué)中應(yīng)特別強(qiáng)調(diào)。同時(shí)需要注意到，這種仿真一定要在與綜合無(wú)關(guān)的工具上進(jìn)行。對(duì)設(shè)計(jì)集成度的衡量取決于電路設(shè)計(jì)的綜合方式。目前，在EDA設(shè)計(jì)領(lǐng)域尚未建立一種統(tǒng)一的綜合方式，不同的綜合工具采用不同的算法結(jié)構(gòu)，綜合效率各有不同。雖然綜合算法本質(zhì)上是基于基本邏輯優(yōu)化理論建立的，但其中涉及的各種數(shù)學(xué)理論很多，不是數(shù)字電路這門(mén)課程能夠解決的。因此，本課程無(wú)法涉足綜合領(lǐng)域，也難以將課程內(nèi)容與綜合工具得到的結(jié)果形成對(duì)應(yīng)關(guān)系。如何將基本理論與綜合算法聯(lián)系起來(lái)，形成一個(gè)統(tǒng)一的系統(tǒng)，應(yīng)該是數(shù)字電路課程未來(lái)一段時(shí)間的改革目標(biāo)。目前，很多的免費(fèi)EDA工具采用FPGA作為綜合的基礎(chǔ)，這種綜合工具的優(yōu)點(diǎn)是能夠方便地得到所設(shè)計(jì)電路的評(píng)價(jià)（占用單元數(shù)量、延遲時(shí)間、時(shí)鐘頻率）。然而，由于FPGA設(shè)計(jì)的基礎(chǔ)是4輸入查找表（等價(jià)于4輸入卡諾圖的最小項(xiàng)和設(shè)計(jì)），在基本邏輯層次上可以認(rèn)為未進(jìn)行任何化簡(jiǎn)，集成度低、延遲時(shí)間長(zhǎng)。同時(shí)綜合工具會(huì)根據(jù)4輸入查找表建立優(yōu)化算法進(jìn)行綜合，由此將用戶進(jìn)行的結(jié)構(gòu)設(shè)計(jì)思想抹殺，不利于課程內(nèi)容的相互銜接。如果要理解其綜合結(jié)構(gòu)，就必須首先建立FPGA基本單元和布線方式的電路參數(shù)模型，然后在此基礎(chǔ)上建立獨(dú)特的綜合算法。目前，本課程難以完成這一任務(wù)。endprint

五、統(tǒng)一體系的思考

基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個(gè)統(tǒng)一體系的需求。統(tǒng)一體系應(yīng)該以電路性能參數(shù)（集成度、速度等）作為評(píng)價(jià)模型，著重考慮ASIC和VLSI設(shè)計(jì)中的需求。評(píng)價(jià)模型應(yīng)該由底層基本器件（晶體管）開(kāi)始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計(jì)的思想，將性能評(píng)價(jià)延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計(jì)中，主要展現(xiàn)功能的不同結(jié)構(gòu)實(shí)現(xiàn)方式，為電路設(shè)計(jì)提供靈活性；而在功能層次的設(shè)計(jì)中，則通過(guò)對(duì)不同結(jié)構(gòu)的性能進(jìn)行比較，確定電路的最佳形成方式。HDL的設(shè)計(jì)應(yīng)該將速度的評(píng)價(jià)融入到電路結(jié)構(gòu)的描述中，并通過(guò)仿真工具的應(yīng)用使這一評(píng)價(jià)能夠推廣到大系統(tǒng)中，對(duì)同步時(shí)序設(shè)計(jì)提供支持。

參考文獻(xiàn)：

[1]姜書(shū)艷，羅剛，呂小龍，鄧罡，周啟忠.片上網(wǎng)絡(luò)互連串?dāng)_故障模型的研究及改進(jìn)[J].電子測(cè)量技術(shù)，2012，35（4）：123-127.

[2]姜書(shū)艷，羅剛，呂小龍，金衛(wèi)，謝暄.90nm和65nm工藝下片上網(wǎng)絡(luò)互連串?dāng)_故障模型分析[J].電子測(cè)量與儀器學(xué)報(bào)，2012，26（3）：267-272.

[3]艾明晶.基于自動(dòng)設(shè)計(jì)方法的數(shù)字邏輯課程改革研究與實(shí)踐[J].實(shí)驗(yàn)技術(shù)與管理，2012，29（9）：151-155.

[4]張?zhí)O珍，王俊峰，仲濤.VHDL在數(shù)字邏輯電路設(shè)計(jì)中的應(yīng)用方法[J].信息通信，2012，（5）：96-97.

[5]張麗杰，呂少中.QuartusⅡ軟件在數(shù)字邏輯電路教學(xué)中的應(yīng)用[J].軟件導(dǎo)刊，2012，11（4）：199-200.

[6]曹維，徐東風(fēng)，孫凌潔.基于CDIO理念的數(shù)字邏輯實(shí)踐教學(xué)探索[J].計(jì)算機(jī)教育，2012，（12）：75-77.

[7]Frank Vahid. Digital Design with RTL Design，VHDL，and Verilog，A John Wiley & Sons，Inc.，Publication.2011：41-48.

[8]徐尚中，李靖.基于FPGA的數(shù)字邏輯新型實(shí)驗(yàn)方法研究[J].赤峰學(xué)院學(xué)報(bào)：自然科學(xué)版，2012，（17）：20-22.

基金項(xiàng)目：電子科技大學(xué)“985工程”之“優(yōu)秀教學(xué)團(tuán)隊(duì)支持計(jì)劃（本科生）”子計(jì)劃“數(shù)字電路類(lèi)骨干課程教學(xué)團(tuán)隊(duì)”，編號(hào)：A1098521-004。endprint

五、統(tǒng)一體系的思考

基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個(gè)統(tǒng)一體系的需求。統(tǒng)一體系應(yīng)該以電路性能參數(shù)（集成度、速度等）作為評(píng)價(jià)模型，著重考慮ASIC和VLSI設(shè)計(jì)中的需求。評(píng)價(jià)模型應(yīng)該由底層基本器件（晶體管）開(kāi)始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計(jì)的思想，將性能評(píng)價(jià)延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計(jì)中，主要展現(xiàn)功能的不同結(jié)構(gòu)實(shí)現(xiàn)方式，為電路設(shè)計(jì)提供靈活性；而在功能層次的設(shè)計(jì)中，則通過(guò)對(duì)不同結(jié)構(gòu)的性能進(jìn)行比較，確定電路的最佳形成方式。HDL的設(shè)計(jì)應(yīng)該將速度的評(píng)價(jià)融入到電路結(jié)構(gòu)的描述中，并通過(guò)仿真工具的應(yīng)用使這一評(píng)價(jià)能夠推廣到大系統(tǒng)中，對(duì)同步時(shí)序設(shè)計(jì)提供支持。

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基金項(xiàng)目：電子科技大學(xué)“985工程”之“優(yōu)秀教學(xué)團(tuán)隊(duì)支持計(jì)劃（本科生）”子計(jì)劃“數(shù)字電路類(lèi)骨干課程教學(xué)團(tuán)隊(duì)”，編號(hào)：A1098521-004。endprint

五、統(tǒng)一體系的思考

基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個(gè)統(tǒng)一體系的需求。統(tǒng)一體系應(yīng)該以電路性能參數(shù)（集成度、速度等）作為評(píng)價(jià)模型，著重考慮ASIC和VLSI設(shè)計(jì)中的需求。評(píng)價(jià)模型應(yīng)該由底層基本器件（晶體管）開(kāi)始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計(jì)的思想，將性能評(píng)價(jià)延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計(jì)中，主要展現(xiàn)功能的不同結(jié)構(gòu)實(shí)現(xiàn)方式，為電路設(shè)計(jì)提供靈活性；而在功能層次的設(shè)計(jì)中，則通過(guò)對(duì)不同結(jié)構(gòu)的性能進(jìn)行比較，確定電路的最佳形成方式。HDL的設(shè)計(jì)應(yīng)該將速度的評(píng)價(jià)融入到電路結(jié)構(gòu)的描述中，并通過(guò)仿真工具的應(yīng)用使這一評(píng)價(jià)能夠推廣到大系統(tǒng)中，對(duì)同步時(shí)序設(shè)計(jì)提供支持。

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基金項(xiàng)目：電子科技大學(xué)“985工程”之“優(yōu)秀教學(xué)團(tuán)隊(duì)支持計(jì)劃（本科生）”子計(jì)劃“數(shù)字電路類(lèi)骨干課程教學(xué)團(tuán)隊(duì)”，編號(hào)：A1098521-004。endprint