基于FPGA及MCU的AVS編碼器設計

王 悅，陳 濤，張 剛

（太原理工大學通信與嵌入式系統實驗室，山西太原 030024）

基于FPGA及MCU的AVS編碼器設計

王 悅，陳 濤，張 剛

（太原理工大學通信與嵌入式系統實驗室，山西太原 030024）

實現了對視頻圖像數據的采集﹑調度﹑實時編碼及傳輸等功能。以FPGA實現的MCU為主控制器，對采集來的視頻信號進行數據調度，將編碼后的數據經I2C總線發送至上位機軟件，同時對讀取的碼流解碼，最終在PC終端上顯示。根據硬件平臺的結構特性，設計采用流水線結構對系統進行優化，保證了系統運行的高效性，實現了資源的最優化利用。在Xilinx Virtex－5的FPGA上實現并驗證，系統可達的最高工作頻率為170 MHz，且滿足I幀的實時編碼要求，實現高精度﹑高可靠性的AVS采編傳輸系統。

AVS;MCU;編碼;流水線;FPGA

在實際生產和科學研究等多方領域，大數據處理需求日益凸顯，MCU作為一般數據處理系統的主控單元，以其靈活性、實時性及智能化得到普遍青睞。但受到MCU處理速度的限制，其只能用于數據量小、工作頻率較低的數據處理系統。而FPGA的高時鐘頻率﹑靈活的編程配置、較小的延遲等特性，有效地彌補了MCU的不足。

本設計在FPGA上實現MCU，并將數據采集控制﹑數據緩存﹑數據編碼及數據傳輸集成在同一個FPGA上，完成了由MCU控制處理的片上視頻編碼系統。同時利用流水線技術對MCU進行優化，進一步提升了控制器的運算處理速度。在FPGA上用VHDL語言描述實現了整個系統的操作流程，并在Xilinx Virtex－5 FPGA上驗證了該系統的高效性與穩定性。

1 系統總體設計

本設計以FPGA為系統平臺，將MCU作為主控制器完成圖像的實時采集﹑編碼及傳輸，系統主要分為4個模塊:視頻采集模塊﹑數據調度模塊﹑編碼模塊和I2C總線模塊，系統原理框圖如圖1所示。

圖1 系統原理框圖

具體工作流程:復合視頻信號經前端視頻采集模塊輸入整個系統，在前端視頻采集模塊內完成數字信號格式的轉換，轉換后的數字信號由MCU控制器調度實現與編碼模塊的通信，編碼模塊收到原始數據后按編碼算法對數據編碼，并將編好的碼流重新交由MCU控制器處理，MCU收到碼流時將激活I2C總線模塊，由其將結果返回至AVS播放模塊，完成顯示操作。

2 功能模塊設計及實現

2.1 前端視頻采集模塊

用TVP5150PBS型號的視頻解碼器作為前端視頻采集模塊，它將輸入的PAL視頻信號轉換成YUV格式的數字信號［1］。

系統啟動后，由MCU控制器對視頻解碼器初始化，輸入復合視頻信號后，視頻解碼器即可向MCU控制器正確輸出8位的YUV數字信號。MCU收到8位的視頻信號后，再對其進行信息提取等操作。

2.2MCU控制器模塊

MCU是整個視頻系統數據處理的核心，MCU控制器負責將8位視頻信號中的行場同步信息提取出來，將相鄰的亮度和色差信號轉換成16位的視頻信號。同時MCU還控制數據的調度，完成編碼模塊原始數據的輸入，以及編碼后返回碼流的處理。

圖2 數據轉發電路

用FPGA上實現的MCU控制器進行大數據量的處理有著明顯的優勢，既有MCU的智能性﹑實時性﹑靈活性，又有FPGA的延遲小﹑配置靈活﹑速度快等特性。并且在本設計中，考慮到對大數據量處理系統的進一步優化，在MCU控制器中加入流水結構，加快解析速度，提升數據處理頻率［2］。

對于無流水結構來說，輸出延遲不會影響整個系統操作，但流水結構電路，若輸出結果需要反饋，則延遲將會導致系統“數據相關”的出現，成為系統不穩定甚至錯誤的主要原因。因此流水結構設計中，“數據相關”沖突是最關鍵的問題［3］。設計中實現了一種數據轉發電路，用以解決“數據相關”問題的出現，并在驗證時得到了較好的效果。數據轉發電路如圖2所示。

將產生數據相關的輸出結果提前轉發給相關模塊，然后再按流水順序輸出，完成該級流水操作。

2.3 I幀編碼模塊

編碼模塊包括幀內預測、變換量化、熵編碼、殘差、重構及CBP［4］。其結構如圖3所示。

圖3 I幀編碼模塊結構框圖

1）幀內預測

以宏塊為基本單元進行預測，主要完成參考值的選定和預測。預測時要先通過MCU控制器獲得原始數據，再從上面相鄰宏塊獲得預測時用到的25個上邊界數據和左邊宏塊的16個右邊界數據。對于預測模式的選擇，采用多種模式并行的方式，每個時鐘對一個像素點進行預測，同時計算SAD值［5］。當所有預測模式的SAD值計算完后，將SAD值最小的預測模式作為最佳預測模式，并將其輸出給CBP。預測后的數據與原始數據相減再經量化得到殘差量化數據，反量化后與原始數據相加得到重構數據，將重構數據中的邊界數據提取，作為下一塊預測的邊界輸入。該部分采用流水技術［6］，處理速度快、工作效率高。

2）變換量化

主要實現DCT變換、量化、反量化、反 DCT變換［7］。DCT的實現采用蝶形算法，將運算中涉及的乘法操作以移位和加法實現，提高了運算效率。由于該部分運算量巨大，最耗費時間資源，因此采用并行操作提高執行速度。

對于色度來說，其算法與亮度相同，因此該部分不需做重復設計，只需將色度數據直接輸入計算，降低了資源的耗費，提高資源利用率。

3）熵編碼

該部分用于實現zig－zag掃描、游程編碼、碼表查詢、碼表切換、哥倫布編碼和碼流拼接［8］。對量化后的數據進行zig－zag掃描，當掃描后的結果全為0時，不對該塊采用熵編碼，不作處理等待下一次的掃描結果;當掃描結果不全為0時，對該塊進行熵編碼操作。

碼流拼接部分要將編碼結果以8位數據形式輸出。由于（level，run）編碼的碼字長度不定，因此需要根據前面碼字長度信息對當前碼流拼接然后輸出。圖4給出實現碼流拼接的狀態轉移圖。code_num為已編碼字，numbits為碼字長度。

圖4 碼流拼接狀態轉移圖

2.4 I2C總線及AVS播放器

I2C總線實現編碼后碼流上傳到PC終端，總線上只掛載MCU控制器（作為發送器）和PC終端（作為接收器），由MCU控制器激活I2C總線進行數據的上傳。在本設計的基礎上設計了一種AVS解碼器，根據該解碼器同時基于DirectShow架構，實現了一種PC終端上的AVS播放器，用來驗證本設計的編碼器編碼效果。

3 仿真驗證與分析

本設計采用ISE開發環境，運用VHDL硬件描述語言實現編程，并在XST和ModelSim中進行了邏輯綜合和功能仿真。選擇目標器件為xc5vlx110t－1ff1136，頂層模塊綜合結果見表1。

表1 頂層模塊綜合資源表

綜合結果顯示，系統最高工作頻率可達170 MHz，對圖像實時編碼要求25 f/s（幀/秒），當工作時鐘頻率為100 MHz時，對一個宏塊處理的周期數應在10 101個周期之內，本設計的編碼系統工作在100 MHz時鐘頻率時，完成一個宏塊的編碼需要5 300個時鐘周期，達到了實時編碼的標準，驗證了系統的實時性與可靠性。

圖5給出VS編解碼軟件在qp=36時，I幀編碼后輸出的碼流，圖6為本設計在相同情況下，編碼后輸出的碼流。從圖中結果可以看出，2種實現方式的輸出結果相同，從而證明了本設計的正確性。

圖5 VS編解碼軟件輸出碼流結果（截圖）

圖6 AVS編碼器輸出碼流結果（截圖）

圖7給出了本設計完成一幀圖像編碼上傳至AVS播放器后的顯示圖像。

圖7 編碼圖像的顯示驗證

4 總結

設計實現了FPGA上AVS全I幀的實時編碼。以FPGA上實現的MCU為主控制器，完成視頻數據的調度與編碼，并將編碼后的數據發送至PC終端的AVS解碼播放器中完成顯示。系統加入流水線技術實現進一步優化，并在適當的功能實現部分采用并行技術，實現了系統的高效運行，資源的最優化利用。經實驗驗證，系統可達到實時編碼要求，運算速度快、編碼正確穩定、可靠性高。同時系統的靈活性為設計的實際應用提供了可行性。

:

［1］趙慧榮，張剛.AVS全I幀視頻編碼器的FPGA實時實現［J］.電子技術應用，2012，38（9）:39－41.

［2］張剛，張博，常青.SoC系統設計［M］.北京:國防工業出版社，2013.

［3］張杰.基于FPGA的八位RISC CPU的設計［J］.微計算機信息，2006，12（2）:155－157.

［4］杜娟，丁丹丹，虞露.基于FPGA的可重構視頻編碼器設計［J］.浙江大學學報:工學版，2012，46（5）:905－911.

［5］劉暢，熊付榮.AVS解碼器幀內預測并行自適應硬件實現［J］.電視技術，2009，33（S2）:51－53.

［6］鄒濤，楊秀芝，陳建.基于FPGA的AVS視頻解碼幀內預測的設計和實現［J］.電視技術，2012，36（20）:41－44.

［7］黃友文，陳詠恩.AVS反掃描、反量化和反變換模塊的一種優化設計［J］.計算機工程與應用，2008，44（19）:93－95.

［8］劉群鑫.AVS中可變長解碼器的硬件設計［J］.現代電子技術，2007，30（23）:185－187.

Design of AVS Encoder Based on FPGA and MCU

WANG Yue，CHEN Tao，ZHANG Gang

（Laboratory of Communication and Embedded System，Taiyuan University of Technology，Taiyuan 030024，China）

The functions of video image data acquisition，scheduling，real－time coding，transmission and so forth are achieved in this design.With the MCU implemented on FPGA as the master controller，the video signals acquired are scheduled and the encoded data are sent to upper computer software through I2C bus，at the same time the readed code stream are decoded，and finally it is displayed on PC terminal.According to the structure characteristics of hardware platform，pipeline architecture is utilized in this design to optimize the system，which ensures the high efficiency of the system operation and the optimal utilization of resources.Implemented and verified on Xilinx Virtex－5 platform，the maximum frequency of the system can be up to 170 MHz，meeting the real－time encoding demand of I frame and achieving the AVS acquisition and encoding transmission system of high accuracy and high reliability.

AVS;MCU;encoding;pipeline;FPGA

TN919.8

B

【本文獻信息】王悅，陳濤，張剛.基于FPGA及MCU的AVS編碼器設計［J］.電視技術，2014，38（3）.

國家自然科學基金項目（60372058;60772101）

王 悅（1988— ），女，碩士生，主研音視頻編碼算法AVS、嵌入式系統;

陳 濤（1987— ），碩士生，主研嵌入式系統研究;

張 剛（1953— ），教授，博士生導師，主研音視頻編碼算法AVS、SoC集成電路設計、應用系統快速開發方法。

責任編輯:魏雨博

2013－04－27