基于FPGA的E1信號校驗電路的設計

孫玥　吳彬

【摘要】 針對通信中的基群信號傳輸校驗問題，本文提出了一種基于FPGA的E1信號校驗分析電路的實現方法。根據ITU-T的相關規定，以E1信號為對象分析了CRC-4校驗原理，采用VDHL語言完成建模和仿真運行，在FPGA中較好地實現了信號的CRC-4校驗。

【關鍵詞】 E1 FPGA CRC校驗

在SDH網絡傳輸中，正確分析信號是必需的，且要求其能夠準確、完整地對映射進來的PDH信號進行分析及處理。傳輸系統中E1信號是PDH數據的基本幀單元，為了判斷在傳輸過程中是否發生錯誤，需要采用ITU-T規定的CRC校驗，以便保證信號的正確傳輸。

本文提出了一種基于FPGA的E1信號校驗分析電路。FPGA是當今應用最廣泛的可編程專用集成電路之一，具有靜態可重復編程和動態在系統重構的特性，極大地提高了電子系統設計的靈活性和通用性。基于FPGA設計的E1數據校驗電路，處理速度快、便于升級。

三、FPGA實現

本設計中，采用8位序列信號，生成CRC-4位校驗碼。

根據校驗原理，分別定義：clock為系統時鐘信號，nrst為復位信號，sda為8位有效輸入信號，datcrc_o為帶4位冗余的12位CRC校驗碼輸出。

在接收端，根據信息碼和CRC碼之間所遵循的規則進行檢驗，以確定傳送中是否出錯。接收方將接收到的二進制序列數（包括信息碼和CRC碼）除以多項式，如果余數為0，則說明傳輸中無錯誤發生，否則說明傳輸有誤。

四、結束語

本文以E1信號傳輸分析的設計為背景，著重闡述了基于FPGA的E1信號的CRC成幀實現方法。從 E1 幀結構、CRC幀的RTL實現入手，仿真驗證了校驗結果。

采用 FPGA 來完成信號分析模塊的一體化設計，不僅可以提高系統的功能擴展性和集成度，減少硬件和軟件設計的復雜度， 還可以縮短系統開發周期，升級容易。本設計基本完成原理性開發，形成應用產品還需做很多工作。

參 考 文 獻

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