基于FPGA的FSK調(diào)制解調(diào)器設(shè)計(jì)

孫志雄　謝海霞

摘 要： 數(shù)字通信系統(tǒng)中的數(shù)字調(diào)制與解調(diào)技術(shù)包括幅度鍵控（ASK）、頻移鍵控（FSK）和相移鍵控（PSK），而FSK是應(yīng)用較廣的一種調(diào)制與解調(diào)方式。利用VHDL語言設(shè)計(jì)了2FSK調(diào)制解調(diào)器，并通過Quartus Ⅱ仿真平臺進(jìn)行仿真驗(yàn)證，最后下載到FPGA芯片EP1K30QC208?2實(shí)現(xiàn)了2FSK調(diào)制解調(diào)電路。仿真及實(shí)驗(yàn)結(jié)果表明采用此設(shè)計(jì)方案是可行的，并具有速度快、可靠性高及易于大規(guī)模集成的優(yōu)點(diǎn)。

關(guān)鍵詞： FSK； 調(diào)制； 解調(diào)； VHDL； FPGA

中圖分類號： TN914?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2014）09?0080?03

0 引 言

在數(shù)字帶通通信系統(tǒng)中，調(diào)制與解調(diào)電路是重要的組成部分，根據(jù)基帶信號對載波的參數(shù)控制不同，分為振幅鍵控（ASK），頻移鍵控（FSK）和相移鍵控（PSK）。FSK在數(shù)字通信中應(yīng)用廣泛，它基本上不受信道特性變化的影響，特別適合用于信道特性變化較大的數(shù)字通信系統(tǒng)。目前，無線電通信得到了充分的發(fā)展，進(jìn)一步推動了頻帶通信的進(jìn)步，它擴(kuò)展到了通信的各個(gè)領(lǐng)域。頻移鍵控仍然是目前使用得最多的一種調(diào)制方法，雖然當(dāng)今很多通信系統(tǒng)使用的是復(fù)合調(diào)制技術(shù)。二進(jìn)制頻移鍵控作為一種最簡單的頻移方法，由于它的調(diào)制解調(diào)原理簡單，也很有代表性，因此對其進(jìn)行研究是很有意義的。

1 FSK調(diào)制解調(diào)原理

FSK是數(shù)字通信不可或缺的一種調(diào)制方式，其優(yōu)點(diǎn)是抗干擾能力較強(qiáng)，不受信道參數(shù)變化的影響，因此特別適合應(yīng)用于衰落信道。FSK是用不同頻率的載波來傳送數(shù)字信號，并用數(shù)字基帶信號來控制載波信號的頻率變化。

二進(jìn)制頻移鍵控（2FSK）調(diào)制是指發(fā)送“0”時(shí)，發(fā)送一頻率的正弦波；發(fā)送“1”時(shí)，發(fā)送另一個(gè)頻率的正弦波，接收端收到不同的載波信號通過逆變換成為數(shù)字信號，完成信息傳輸?shù)倪^程。由于2FSK傳號及空號時(shí)采用兩種頻率的信號，不需要固定的比較電壓。因此即使在空號時(shí)也有足夠的信號幅度，也不至于因噪聲產(chǎn)生誤碼，另外就是其自身是一個(gè)調(diào)頻系統(tǒng)，有較好的抗干擾能力，抗衰落性能強(qiáng)[1]。

2 2FSK調(diào)制電路的VHDL設(shè)計(jì)及仿真

2.1 2FSK調(diào)制電路的VHDL設(shè)計(jì)

頻移鍵控是利用載波的頻率變化來傳遞數(shù)字信息，在2FSK中，載波的頻率隨二進(jìn)制基帶信號在[f1]和[f2]兩個(gè)頻率點(diǎn)間變化。2FSK調(diào)制的方法有直接調(diào)頻法和頻率鍵控法。根據(jù)頻率鍵控法建模的2FSK調(diào)制電路總體方框圖如圖1所示。根據(jù)FSK調(diào)制原理，用硬件描述語言VHDL進(jìn)行設(shè)計(jì)，生成的FSK調(diào)制電路的VHDL元件符號如圖2所示[2?4] 。

圖1 2FSK調(diào)制電路總體方框圖

圖2 2FSK調(diào)制電路的元件符號

2.2 2FSK調(diào)制電路的仿真分析

在電子設(shè)計(jì)自動化（EDA）仿真軟件Quartus Ⅱ環(huán)境下，對利用VHDL編程的FSK調(diào)制電路進(jìn)行編譯和仿真，其仿真波形如圖3所示。當(dāng)start信號為高電平“1”時(shí)， FSK調(diào)制開始，輸入的基帶信號為[x，]輸出的調(diào)制信號為[y。]

圖3 2FSK調(diào)制電路仿真波形

系統(tǒng)時(shí)鐘clk周期為10 ns，載波[f1]和載波[f2]的周期分別為60 ns和20 ns，基帶碼元[x]的碼元寬度為12個(gè)時(shí)鐘（clk）周期，即[Ts=]120 ns。

從圖3可以看出，當(dāng)[x]即輸入的基帶信號為低電平（代表數(shù)字信號0）時(shí)，輸出[y]（即2FSK調(diào)制信號的頻率）與[f1]的頻率相一致；當(dāng)[x]為高電平（代表數(shù)字信號1）時(shí)，輸出信號[y]的頻率與[f2]的頻率相同，得到的信號[y]即2FSK調(diào)制信號波形。

3 2FSK解調(diào)電路的VHDL設(shè)計(jì)及仿真

3.1 2FSK解調(diào)電路的VHDL設(shè)計(jì)

2FSK常用的解調(diào)方法包括非相干解調(diào)和相干解調(diào)。其解調(diào)原理是將2FSK信號信號分解為上下兩路2ASK信號分別進(jìn)行解調(diào)，然后進(jìn)行判決。

2FSK解調(diào)電路的總體方框圖如圖4所示，其中分頻器對時(shí)鐘信號進(jìn)行分頻，得到與發(fā)送端相同的數(shù)字載波信號。調(diào)制信號由[f1]和[f2]的組成，其中基帶信號電平“1”對應(yīng)[f1，]基帶信號電平“0”對應(yīng)載波f2。計(jì)數(shù)器根據(jù)兩種不同的計(jì)數(shù)情況，對應(yīng)輸出“1”和“0”。判決器對計(jì)數(shù)器輸出信號進(jìn)行抽樣判決，并輸出基帶信號。

FSK解調(diào)電路的VHDL元件符號如圖5所示[5?7]。

圖4 2FSK解調(diào)電路的總體方框圖

圖5 2FSK解調(diào)電路的VHDL元件符號

3.2 2FSK解調(diào)電路的仿真分析

2FSK解調(diào)電路仿真波形如圖6所示。其中clk為輸入時(shí)鐘信號，start為高電平有效的使能信號，[x]是基帶調(diào)制信號，經(jīng)FSK解調(diào)后得到解調(diào)后的波形[y。]

在解調(diào)電路中，分頻器計(jì)數(shù)時(shí)鐘信號clk的上升沿，當(dāng)時(shí)鐘的上升沿到來時(shí)，F(xiàn)SK信號存入寄存器。計(jì)數(shù)器對寄存器中調(diào)制信號的脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)，當(dāng)分頻器計(jì)數(shù)到11時(shí)清零，若分頻器的計(jì)數(shù)等于10時(shí)，通過對計(jì)數(shù)器計(jì)數(shù)的大小，來判決輸出基帶信號[y]的電平。若計(jì)數(shù)小于等于3則判為“0”，否則判為“1”。

從圖6中還可以看出輸出基帶信號[y]有延遲，即當(dāng)start高電平有效時(shí)，基帶信號并沒有隨著調(diào)制信號的解調(diào)立即輸出，而是滯后調(diào)制信號大約10個(gè)時(shí)鐘信號clk。

圖6 2FSK解調(diào)電路仿真波形

4 2FSK調(diào)制解調(diào)電路整體設(shè)計(jì)與仿真

2FSK調(diào)制解調(diào)電路的整體設(shè)計(jì)電路如圖7所示，其實(shí)現(xiàn)將輸入基帶信號[x]進(jìn)行調(diào)制，再將調(diào)制信號進(jìn)行解調(diào)輸出[y]的完整的調(diào)制解調(diào)過程。調(diào)制解調(diào)電路的仿真結(jié)果如圖8所示。其輸出信號[y]與輸入信號[x]波形相互對應(yīng)，從仿真結(jié)果說明電路設(shè)計(jì)是正確的，最后將設(shè)計(jì)配置文件下載到可編程器件FPGA芯片EP1K30QC208?2，實(shí)現(xiàn)了2FSK調(diào)制解調(diào)電路[8]。

圖7 2FSK調(diào)制解調(diào)器整體電路

圖8 2FSK調(diào)制解調(diào)器整體仿真波形

5 結(jié) 語

在通信系統(tǒng)的設(shè)計(jì)中，傳統(tǒng)的方法是采用純硬件電路進(jìn)行實(shí)現(xiàn)的，其設(shè)計(jì)周期長、不容易進(jìn)行設(shè)計(jì)修改等。而采用硬件描述語言VHDL進(jìn)行設(shè)計(jì)，并最終通過下載到可編程邏輯器件FPGA進(jìn)行實(shí)現(xiàn)的方法，是一種利用軟件編程設(shè)計(jì)硬件實(shí)現(xiàn)的新的理念和方法，其設(shè)計(jì)周期短，方便設(shè)計(jì)電路的移植，為通信系統(tǒng)的設(shè)計(jì)提供了新的技術(shù)方向。

參考文獻(xiàn)

[1] 樊昌信，曹麗娜.通信原理[M].6版.北京：國防工業(yè)出版社，2006.

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從圖6中還可以看出輸出基帶信號[y]有延遲，即當(dāng)start高電平有效時(shí)，基帶信號并沒有隨著調(diào)制信號的解調(diào)立即輸出，而是滯后調(diào)制信號大約10個(gè)時(shí)鐘信號clk。

圖6 2FSK解調(diào)電路仿真波形

4 2FSK調(diào)制解調(diào)電路整體設(shè)計(jì)與仿真

2FSK調(diào)制解調(diào)電路的整體設(shè)計(jì)電路如圖7所示，其實(shí)現(xiàn)將輸入基帶信號[x]進(jìn)行調(diào)制，再將調(diào)制信號進(jìn)行解調(diào)輸出[y]的完整的調(diào)制解調(diào)過程。調(diào)制解調(diào)電路的仿真結(jié)果如圖8所示。其輸出信號[y]與輸入信號[x]波形相互對應(yīng)，從仿真結(jié)果說明電路設(shè)計(jì)是正確的，最后將設(shè)計(jì)配置文件下載到可編程器件FPGA芯片EP1K30QC208?2，實(shí)現(xiàn)了2FSK調(diào)制解調(diào)電路[8]。

圖7 2FSK調(diào)制解調(diào)器整體電路

圖8 2FSK調(diào)制解調(diào)器整體仿真波形

5 結(jié) 語

在通信系統(tǒng)的設(shè)計(jì)中，傳統(tǒng)的方法是采用純硬件電路進(jìn)行實(shí)現(xiàn)的，其設(shè)計(jì)周期長、不容易進(jìn)行設(shè)計(jì)修改等。而采用硬件描述語言VHDL進(jìn)行設(shè)計(jì)，并最終通過下載到可編程邏輯器件FPGA進(jìn)行實(shí)現(xiàn)的方法，是一種利用軟件編程設(shè)計(jì)硬件實(shí)現(xiàn)的新的理念和方法，其設(shè)計(jì)周期短，方便設(shè)計(jì)電路的移植，為通信系統(tǒng)的設(shè)計(jì)提供了新的技術(shù)方向。

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[10] 雷能芳.基于CORDIC算法2FSK調(diào)制器的FPGA設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2011，34（9）：77?79.

從圖6中還可以看出輸出基帶信號[y]有延遲，即當(dāng)start高電平有效時(shí)，基帶信號并沒有隨著調(diào)制信號的解調(diào)立即輸出，而是滯后調(diào)制信號大約10個(gè)時(shí)鐘信號clk。

圖6 2FSK解調(diào)電路仿真波形

4 2FSK調(diào)制解調(diào)電路整體設(shè)計(jì)與仿真

2FSK調(diào)制解調(diào)電路的整體設(shè)計(jì)電路如圖7所示，其實(shí)現(xiàn)將輸入基帶信號[x]進(jìn)行調(diào)制，再將調(diào)制信號進(jìn)行解調(diào)輸出[y]的完整的調(diào)制解調(diào)過程。調(diào)制解調(diào)電路的仿真結(jié)果如圖8所示。其輸出信號[y]與輸入信號[x]波形相互對應(yīng)，從仿真結(jié)果說明電路設(shè)計(jì)是正確的，最后將設(shè)計(jì)配置文件下載到可編程器件FPGA芯片EP1K30QC208?2，實(shí)現(xiàn)了2FSK調(diào)制解調(diào)電路[8]。

圖7 2FSK調(diào)制解調(diào)器整體電路

圖8 2FSK調(diào)制解調(diào)器整體仿真波形

5 結(jié) 語

在通信系統(tǒng)的設(shè)計(jì)中，傳統(tǒng)的方法是采用純硬件電路進(jìn)行實(shí)現(xiàn)的，其設(shè)計(jì)周期長、不容易進(jìn)行設(shè)計(jì)修改等。而采用硬件描述語言VHDL進(jìn)行設(shè)計(jì)，并最終通過下載到可編程邏輯器件FPGA進(jìn)行實(shí)現(xiàn)的方法，是一種利用軟件編程設(shè)計(jì)硬件實(shí)現(xiàn)的新的理念和方法，其設(shè)計(jì)周期短，方便設(shè)計(jì)電路的移植，為通信系統(tǒng)的設(shè)計(jì)提供了新的技術(shù)方向。

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[10] 雷能芳.基于CORDIC算法2FSK調(diào)制器的FPGA設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2011，34（9）：77?79.