基于THS1206的多通道同步高速數據采集系統

黃勇　覃昉　葛軼

摘 要： 針對聲吶多波束掃描成像系統的特點，設計了以FPGA為核心處理器，以多片THS1206模/數轉換器為采集芯片的多通道數據采集系統，解決對12路數據的同步高速采集問題，方案外圍電路結構簡單可靠，易于擴展，設計的水下數據采集系統速度快、功耗低、精度高，可同時采集多路水下信號。對設計其他多通道數據采集與處理系統具有一定的參考價值。

關鍵詞： THS1206； 數據采集； FPGA； 以太網數據傳輸系統

中圖分類號： TN911?34 文獻標識碼： A 文章編號： 1004?373X（2014）09?0047?03

0 引 言

水下聲吶多波束掃描成像系統是將各陣元輸出信號經相移并加權，在期望的空間方位實現同相相加而形成波束，通過數字處理實現多個空間方位波束的相繼生成即形成多波束掃描[1]。聲吶多波束掃描的一個關鍵技術就是構建對各陣元輸出信號的同步高速采集。本文針對一型水下多波束掃描成像系統，采用以FPGA為核處理器，以THS1206為采集芯片的多通道數據采集系統，可實現對12通道數據進行同步高速采集與傳輸。

1 設計需求

將12通道聲吶基陣數據預處理后進行同步采集、處理與傳輸，要求每個數據通道的最大采樣速率為1 MSPS，且12通道數據同時采集，A/D采集的分辨率為12位，采集的數據通過一系列波束掃描成像數字信號處理，將處理后的數據傳輸給計算機進行圖像顯示。

2 系統總體結構及功能

依據設計需求，數據采集芯片應選用集成多個高速同步采集通道的A/D轉換器，采用TI公司的4通道12位模/數轉換器THS1206；控制A/D轉換器的微處理器必須有很強的數據處理能力，其采集信號的能力至少為12 MSPS，每個采樣值為12位分辨率，并且還需實時進行波束掃描成像數字信號處理與傳輸，處理信息量相當龐大，一般單片DSP處理器很難做到，而多片DSP協作處理又使硬件結構和軟件控制復雜[2?3]，因此微處理器選用并行處理能力強大的FPGA用于數據采集與處理控制[4]；FPGA采用Altera公司的EP3C40F484；以太網傳輸系統為以ARM9為內核的處理器S3C2410。系統總體結構如圖1所示。

圖1實現了對12通道接收陣元數據進行采集，因THS1206可同時對4個通道進行采樣，因此，只需采用3片A/D芯片。A/D前端處理電路的作用是實現對信號的放大、衰減以及阻抗匹配，從而滿足ADC對輸入信號的要求。濾波網絡濾除高頻噪聲和工頻信號的干擾，增益控制通過FPGA給出的控制信號實現對模擬信號不同增益的放大處理。

圖1 數據采集系統總體結構圖

系統上電后通過以太網傳輸系統將采樣頻率，通道選擇、增益控制等參數傳輸給FPGA，FPGA依據設置參數對各控制器件進行配置，并為AD芯片提供同步采樣時鐘。

3 主要元器件

3.1 AD采集芯片

THS1206是針對雷達、圖像處理、通信等領域而推出的一款采用多級流水線結構的12位高速A/D轉換器。其主要特點為[5]：4路單端同時輸入，或者2路差分輸入，或兩種形式共同存在；內部集成了16字的FIFO；高轉換速率，最高轉換速率可達6 MSPS；低功耗，在5 V供電時為216 mW，有待機模式可供選擇；精度高，差分非線性誤差為±1LSB，積分非線性誤差為±1.5LSB；自動掃描2，3，4路輸入，多路同時采樣和保持；高信號與噪聲加失真之和比（SINAD）；（8） 采用單5 V供電，可選取內部基準電壓（1.5 V和3.5 V）或外部基準電壓。

THS1206的主要運行參數通過控制內部兩個10位控制寄存器來完成，通過該芯片數據手冊可查找相應規格說明。

3.2 FPGA芯片

EP3C40F484C6是美國Altera公司Cyclone Ⅲ系列中端FPGA芯片，外接50 MHz有源晶振，具有39 600個Les邏輯單元，1 134 Kb RAM，126個硬件乘法器和4個鎖相環。具有484個外部引腳，90%以上可作為通用IO使用。選用該芯片可使系統運行速率更快，具有更多可用的用戶IO。

4 數據采集系統實現

4.1 THS1206芯片電路接口

本方案THS1206器件采用5 V模擬供電和3.3 V數字供電，通過將外部引腳REFOUT與REFIN直接連接，以提供2.5 V參考電壓。為減少電壓波動，AVDD、DVDD與BVDD引腳需連接阻容濾波網絡抑制供電雜波，REFOUT引腳也需下拉10 μF電容以抑制參考電壓波動。

THS1206器件有4個模擬輸入端口，可進行2路差分方式或4路單端方式，本方案采用4路單端輸入方式進行AD采樣。由于輸入端口的電壓輸入范圍為1.5～3.5 V，輸入端需將雙極性信號進行偏置以適應其輸入，參考電壓轉化電路如圖2所示。模擬電路接口如圖3所示。

圖2 THS1206參考電壓轉化電路

圖3 THS1206接口電路圖

THS1206與FPGA接口電路簡單，加之FPGA具有豐富的邏輯功能，THS1206控制引腳可直接與FPGA外部IO引腳連接。因采用FPGA同時對3片THS1206進行控制，3片THS1206的CS0，CS1，DATA_AV引腳需分別與FPGA外部IO引腳一對一連接，而WR與CONV_CLK引腳可同時與FPGA對應引腳連接。

4.2 FPGA邏輯設計

本論文采用外部時鐘模式，對12路數據進行同步采樣，每路的采樣速率為1 MSPS；外部轉換時鐘由FPGA外部IO引腳輸出，該引腳同時連接3片THS1206的CONV_CLK引腳；每片THS1206的FIFO的觸發級為4，即每片THS1206采集4個數據發一次觸發信號DATA_AV，將第1片THS1206的DATA_AV引腳與FPGA對應的外部IO引腳連接，另外2片THS1206的DATA_AV懸空；當12路數據同步采集開始時，FPGA將檢測到第1片THS1206的DATA_AV引腳發送的觸發信號，表示數據轉換已完成，此時，FPGA開始從第1片THS1206到第3片THS1206的各通道依次獲取數據。

從THS1206的工作邏輯圖可以看出，對該芯片的使用主要可分為兩部分，其一按實際要求對芯片進行初始化，其二是按初始化設計的工作模式完成信號采集，FPGA的時序設計過程中采用了CS0、W/R相結合的控制程序，讀寫時序圖分別如圖4，圖5所示。

圖4 THS1206采用CS0，W/R相結合的讀時序圖

圖5 THS1206采用CS0，W/R相結合的寫時序圖

圖6是通過Quartus Ⅱ自帶的Signal Ⅱ Logic Analyzer工具測試得到的時序圖，圖中在0號輸入通道上加入50 kHz信號，設置采用速率為1 MHz。

圖6 Signal Ⅱ Logic Analyzer工具測試得到的數據波形

4.3 以太網數據傳輸系統

AD采集的數據通過一系列掃描成像處理后，需將圖像數據輸送給計算機進行處理，該數據傳輸功能由ARM核心板與網絡控制接口組成的以太網數據傳輸系統完成。具體方法是：將FPGA進行圖像處理后的數據發送到FPGA綜合的內部異步FIFO，通過FIFO將數據發送給ARM以太網數據傳輸系統，通過該系統可將圖像數據轉為網絡數據發送計算機進行處理。其中ARM以太網數據傳輸系統可采用市場比較成熟的模塊加以改進，異步FIFO可采用QUARTUSII 的MegaWizard Plug?In Manager向導工具自動生成。

5 問題及解決方式

筆者在調試該系統單片THS1206時，將接1號模擬輸入引腳的信號頻率設定為100 kHz的正弦波，2、3、4號模擬輸入引腳接地，將每個通道的采樣頻率設定為1 MHz，通過在線測試工具觀察采集信號波形，發現兩個常見問題：

（1） 1號通道采集的信號雜亂無章，并非正弦波形；

（2） 1號模擬通道采集的數據無規律地串到相鄰的2、3、4號通道。

分析問題（1），可能為THS1206參考電壓不穩定所致，通過示波器測試輸出參考電壓REFOUT，發現其輸出電壓值為5 V脈沖波形，將該引腳下拉10 μF電容后，問題（1）解決，但問題（2）一直呈現，初步分析為讀THS1206的FIFO流水線出問題，在檢查FPGA讀寫時序與流程無誤的情況下，用示波器聯合測試CS0與W/R引腳，發現CS0選通時下拉為0電平的信號波形出現毛刺，可能由于PCB布板或EMI等原因引起，將CS0引腳下拉68 pF電容后問題（2）解決。

此外在調試過程中也發現與解決一些其他問題，總的來說，雖然FPGA編程控制時序與其他微處理器相比比較復雜，但只要FPGA控制的讀寫時序正確，調試THS1206中出現的問題多因硬件原因產生。

6 結 論

本論文以設計需求為出發點，介紹一種多通道同步高速數據采集系統，指出該系統設計過程中產生的問題及解決方法。該系統可實現12通道同步高速數據采集，經測試每通道最大采集速率可達1.2 MSPS，此外，根據FPGA并行處理的特點，可根據需要增加或減少數據采集的通道，對于設計其他多通道數據采集與處理系統具有一定的參考價值。

參考文獻

[1] 田坦.聲吶技術[M].2版.哈爾濱：哈爾濱工程大學出版社，2010.

[2] 陳嵩銳.便攜式多波束測深儀多通道數據采集與處理系統[D].哈爾濱：哈爾濱工程大學，2005.

[3] 湯小為，湯俊，彭應寧.數字陣列雷達并行信號處理算法及實現[J].信息與電子工程， 2009，7（4）：294?299.

[4] 方浩俊.聲吶信號實時處理板的研制[D].西安：西安電子科技大學，2007.

[5] Texas Instruments. THS1206 [R/OL]. [2013?01?16]. http：// www.docin.com/p?582721857.

[6] 李露，段新文.基于FPGA的高速數據采集卡的設計[J].現代電子技術，2012，35（18）：146?148.

4.2 FPGA邏輯設計

本論文采用外部時鐘模式，對12路數據進行同步采樣，每路的采樣速率為1 MSPS；外部轉換時鐘由FPGA外部IO引腳輸出，該引腳同時連接3片THS1206的CONV_CLK引腳；每片THS1206的FIFO的觸發級為4，即每片THS1206采集4個數據發一次觸發信號DATA_AV，將第1片THS1206的DATA_AV引腳與FPGA對應的外部IO引腳連接，另外2片THS1206的DATA_AV懸空；當12路數據同步采集開始時，FPGA將檢測到第1片THS1206的DATA_AV引腳發送的觸發信號，表示數據轉換已完成，此時，FPGA開始從第1片THS1206到第3片THS1206的各通道依次獲取數據。

從THS1206的工作邏輯圖可以看出，對該芯片的使用主要可分為兩部分，其一按實際要求對芯片進行初始化，其二是按初始化設計的工作模式完成信號采集，FPGA的時序設計過程中采用了CS0、W/R相結合的控制程序，讀寫時序圖分別如圖4，圖5所示。

圖4 THS1206采用CS0，W/R相結合的讀時序圖

圖5 THS1206采用CS0，W/R相結合的寫時序圖

圖6是通過Quartus Ⅱ自帶的Signal Ⅱ Logic Analyzer工具測試得到的時序圖，圖中在0號輸入通道上加入50 kHz信號，設置采用速率為1 MHz。

圖6 Signal Ⅱ Logic Analyzer工具測試得到的數據波形

4.3 以太網數據傳輸系統

AD采集的數據通過一系列掃描成像處理后，需將圖像數據輸送給計算機進行處理，該數據傳輸功能由ARM核心板與網絡控制接口組成的以太網數據傳輸系統完成。具體方法是：將FPGA進行圖像處理后的數據發送到FPGA綜合的內部異步FIFO，通過FIFO將數據發送給ARM以太網數據傳輸系統，通過該系統可將圖像數據轉為網絡數據發送計算機進行處理。其中ARM以太網數據傳輸系統可采用市場比較成熟的模塊加以改進，異步FIFO可采用QUARTUSII 的MegaWizard Plug?In Manager向導工具自動生成。

5 問題及解決方式

筆者在調試該系統單片THS1206時，將接1號模擬輸入引腳的信號頻率設定為100 kHz的正弦波，2、3、4號模擬輸入引腳接地，將每個通道的采樣頻率設定為1 MHz，通過在線測試工具觀察采集信號波形，發現兩個常見問題：

（1） 1號通道采集的信號雜亂無章，并非正弦波形；

（2） 1號模擬通道采集的數據無規律地串到相鄰的2、3、4號通道。

分析問題（1），可能為THS1206參考電壓不穩定所致，通過示波器測試輸出參考電壓REFOUT，發現其輸出電壓值為5 V脈沖波形，將該引腳下拉10 μF電容后，問題（1）解決，但問題（2）一直呈現，初步分析為讀THS1206的FIFO流水線出問題，在檢查FPGA讀寫時序與流程無誤的情況下，用示波器聯合測試CS0與W/R引腳，發現CS0選通時下拉為0電平的信號波形出現毛刺，可能由于PCB布板或EMI等原因引起，將CS0引腳下拉68 pF電容后問題（2）解決。

此外在調試過程中也發現與解決一些其他問題，總的來說，雖然FPGA編程控制時序與其他微處理器相比比較復雜，但只要FPGA控制的讀寫時序正確，調試THS1206中出現的問題多因硬件原因產生。

6 結 論

本論文以設計需求為出發點，介紹一種多通道同步高速數據采集系統，指出該系統設計過程中產生的問題及解決方法。該系統可實現12通道同步高速數據采集，經測試每通道最大采集速率可達1.2 MSPS，此外，根據FPGA并行處理的特點，可根據需要增加或減少數據采集的通道，對于設計其他多通道數據采集與處理系統具有一定的參考價值。

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4.2 FPGA邏輯設計

本論文采用外部時鐘模式，對12路數據進行同步采樣，每路的采樣速率為1 MSPS；外部轉換時鐘由FPGA外部IO引腳輸出，該引腳同時連接3片THS1206的CONV_CLK引腳；每片THS1206的FIFO的觸發級為4，即每片THS1206采集4個數據發一次觸發信號DATA_AV，將第1片THS1206的DATA_AV引腳與FPGA對應的外部IO引腳連接，另外2片THS1206的DATA_AV懸空；當12路數據同步采集開始時，FPGA將檢測到第1片THS1206的DATA_AV引腳發送的觸發信號，表示數據轉換已完成，此時，FPGA開始從第1片THS1206到第3片THS1206的各通道依次獲取數據。

從THS1206的工作邏輯圖可以看出，對該芯片的使用主要可分為兩部分，其一按實際要求對芯片進行初始化，其二是按初始化設計的工作模式完成信號采集，FPGA的時序設計過程中采用了CS0、W/R相結合的控制程序，讀寫時序圖分別如圖4，圖5所示。

圖4 THS1206采用CS0，W/R相結合的讀時序圖

圖5 THS1206采用CS0，W/R相結合的寫時序圖

圖6是通過Quartus Ⅱ自帶的Signal Ⅱ Logic Analyzer工具測試得到的時序圖，圖中在0號輸入通道上加入50 kHz信號，設置采用速率為1 MHz。

圖6 Signal Ⅱ Logic Analyzer工具測試得到的數據波形

4.3 以太網數據傳輸系統

AD采集的數據通過一系列掃描成像處理后，需將圖像數據輸送給計算機進行處理，該數據傳輸功能由ARM核心板與網絡控制接口組成的以太網數據傳輸系統完成。具體方法是：將FPGA進行圖像處理后的數據發送到FPGA綜合的內部異步FIFO，通過FIFO將數據發送給ARM以太網數據傳輸系統，通過該系統可將圖像數據轉為網絡數據發送計算機進行處理。其中ARM以太網數據傳輸系統可采用市場比較成熟的模塊加以改進，異步FIFO可采用QUARTUSII 的MegaWizard Plug?In Manager向導工具自動生成。

5 問題及解決方式

筆者在調試該系統單片THS1206時，將接1號模擬輸入引腳的信號頻率設定為100 kHz的正弦波，2、3、4號模擬輸入引腳接地，將每個通道的采樣頻率設定為1 MHz，通過在線測試工具觀察采集信號波形，發現兩個常見問題：

（1） 1號通道采集的信號雜亂無章，并非正弦波形；

（2） 1號模擬通道采集的數據無規律地串到相鄰的2、3、4號通道。

分析問題（1），可能為THS1206參考電壓不穩定所致，通過示波器測試輸出參考電壓REFOUT，發現其輸出電壓值為5 V脈沖波形，將該引腳下拉10 μF電容后，問題（1）解決，但問題（2）一直呈現，初步分析為讀THS1206的FIFO流水線出問題，在檢查FPGA讀寫時序與流程無誤的情況下，用示波器聯合測試CS0與W/R引腳，發現CS0選通時下拉為0電平的信號波形出現毛刺，可能由于PCB布板或EMI等原因引起，將CS0引腳下拉68 pF電容后問題（2）解決。

此外在調試過程中也發現與解決一些其他問題，總的來說，雖然FPGA編程控制時序與其他微處理器相比比較復雜，但只要FPGA控制的讀寫時序正確，調試THS1206中出現的問題多因硬件原因產生。

6 結 論

本論文以設計需求為出發點，介紹一種多通道同步高速數據采集系統，指出該系統設計過程中產生的問題及解決方法。該系統可實現12通道同步高速數據采集，經測試每通道最大采集速率可達1.2 MSPS，此外，根據FPGA并行處理的特點，可根據需要增加或減少數據采集的通道，對于設計其他多通道數據采集與處理系統具有一定的參考價值。

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