半閃速結構高速模數轉換器

徐東明，王薈玲

（1.西安郵電大學 深亞電子技術研究所，陜西 西安710061； 2.西安郵電大學 通信與信息工程學院，陜西 西安710121）

在不斷豐富的數字世界里，數據轉換器扮演著重要的角色。越來越多的數字產品需要在離散時序執行計算功能，就必須采用具備更高性能的數據轉換器，將模擬世界中的模擬信號轉換成數字信號。

常用的幾種模數轉換器類型包括積分型、逐次逼近型、閃速比較型、電容陣列逐次逼近型等，其中，閃速比較型模擬數字轉換器［1－2］將一個模擬信號轉換為碼字需要一個時鐘周期，共兩個相位階段：第一階段，模擬輸入電壓被采樣并輸入到比較器；第二階段，數字編碼網絡判斷正確的輸出碼字，并將其存入緩存中。由于在第一階段僅作了一次比較而實行轉換，所以其轉換速率高，但是n位轉換需要2n－1個比較器，造成電路規模大，芯片成本高，因而只適用于視頻模數轉換器等要求高速的領域。

針對以上問題，本文擬介紹一種半閃速結構，同閃速比較型一樣，它也需要兩個階段，但在第一階段通過兩步比較實現轉換，從而可減少比較器的數目，而在第二階段，則通過數字編碼網絡進行糾錯，以增加糾錯功能，提高電路的準確性。

1 總體設計思路

SE5510是一款CMOS、8位、20MSPS模數轉換器（Analog Digital Converter，ADC）［1］，它利用了兩步閃速結構［2］，又稱半閃速結構。SE5510用單5V電源工作且只消耗典型值為100mW的功率，它還包括有內部采樣和保持電路［3－8］，具有高阻抗方式的并行口以及內部基準電阻［9－12］。

與閃速轉換器相比，半閃速結構僅采用了57個比較器，而閃速結構用到了28－1＝255個比較器。因而半閃速結構大大的減少了功率損耗和芯片尺寸，通過在兩步過程中實現轉換，在高速轉換的同時能夠保持較低的功耗。

轉換數據的等待時間為2.5時鐘。內部基準電阻使用外部電壓源可產生標準的2V滿刻度轉換范圍。為了實現此選項，只需利用外部跳線器即可，如此可減少對外部基準和電阻器的要求。差分線性度在25℃時為0.5倍的最低有效位（Least Significant Bit，LSB），而在整個工作溫度范圍（－20～75℃）內的最大值為0.75LSB，用差分增益1%和差分相位0.7%可以規定動態特性范圍。

由于SE5510不僅具有高速的A／D轉換功能，而且還帶有內部采樣保持電路，從而大大簡化了外圍電路的設計；同時，由于其內部帶有了標準分壓電阻，因而可以從＋5V的電源獲得2V滿刻度的基準電壓。SE5510可應用于數字TV、醫學圖像、視頻會議、高速數據轉換以及解調器等方面。

2 系統主要設計模塊

2.1 分壓器

如圖1所示，在基準電壓分壓器中，參考電壓被16個量化電阻平均劃分為16個粗比較值，由15個電阻分接頭引出連接到高4位編碼比較器的同相端，與模擬輸入信號進行比較，比較的結果再經過高4位編碼器，產生一個模擬輸入信號所在區間值和高四位編碼輸出值。在基準電壓分壓器中每個粗比較值又被劃分為16個細比較值，由15個電阻分接頭引出，由區間值選擇與粗比較值相對應的15個細比較值，輸出到低四位編碼比較器的同相端，與模擬輸入電壓比較，比較結果再經過低4位編碼器編碼，產生一個低四位編碼輸出值。

圖1 整體框架

2.2 比較器

如圖1所示，高4位采樣比較器包含15個高速采樣比較器，用來對內部參考電壓和模擬輸入信號進行比較；含有兩組低4位比較器，每組各包含21個高速采樣比較器，其中15個用來對電阻分壓值和模擬輸入信號進行比較，剩下的6個用來對與分壓值緊鄰的6個細電阻值和模擬輸入進行比較。總共用到了57個比較器。其中低4位采樣比較器的可能輸出結果如圖2所示。0表示模擬輸入信號比參考電壓高，1表示模擬輸入信號比參考電壓低。

2.3 高／低4位編碼

2.3.1 低4位編碼

低4位編碼器對低4位采樣比較器的輸出結果進行編碼，并產生EN1、EN2用來控制高4位編碼器。在圖2中，對于前3列有

對于后3列，有

對其余的中間16列，有

圖2 低4位比較器輸出

2.3.2 高四位編碼

高4位編碼器，如圖3所示。如果（EN1EN2）的輸出是（11），則正常編碼輸出，不需要校正，如果是（01）或者（10），則需要校正成相應行的（11）值。

由于輸入是一個變化且含有噪聲的信號，如果輸入信號和參考電壓很接近時，比較器的輸出就有可能為低也有可能為高，這樣就會產生比較誤差，而且高、低比較器的采樣是在兩個時間段進行的，因此采樣數據也會有偏差。為了防止在高4位粗值比較時產生偏差，可在低4位比較時在15個比較器的基礎上多用6個比較器，以對與分壓值緊鄰的6個細電阻值和模擬輸入進行比較。如果兩次比較的結果在同一個粗值區間內，則正常輸出。如果兩次比較的結果不再同一個粗值區間內，則高4位編碼按細比較的結果重新進行編碼。

圖3 EN1EN2所對應的高4位編碼輸出

3 時序分析

如圖4所示，先在第一個時鐘周期的下降沿開始采樣高4位比較器的模擬輸入電壓，在第二個時鐘周期的上升沿確定高位采樣數據并產生高4位編碼值，并輸出到寄存器中；再在第二個時鐘下降沿采樣低4位比較器的模擬輸入電壓，在第三個時鐘上升沿確定低位采樣數據，產生低4位編碼值，并輸出到寄存器中，由此產生校準信號EN1和EN2；接著在第三個時鐘下降沿校準高4位編碼值，在第四個時鐘上升沿輸出最終結果。這樣，第N次采集的數據經過2.5時鐘周期的延遲之后，便可送到內部數據總線上。

需要注意的是，這種半閃速結構是每隔一個時鐘周期輸出一次轉換結果，與閃速結構相比，轉換速率是相同的，僅僅是延遲了2.5時鐘周期輸出結果，而閃速結構是延遲1.0時鐘周期輸出結果。

圖4 內部功能時序

4 系統仿真結果

應用Hspice軟件［13］進行仿真，輸入信號頻率為546 875Hz，采樣頻率為20MHz時，其信噪比為49dB，有效位數為7.8bit，仿真結果如圖5所示。

曲線analog＿in是待轉換的模擬輸入正弦波形，曲線Vout＿Idea為輸入正弦波經過理想A／D轉換和理想D／A還原后得到的波形，曲線Vout＿5510為輸入正弦波通過SE5510進行A／D轉換和理想D／A還原后得到的波形，通過對比發現，SE5510轉換結果與理想A／D基本吻合，只是延時輸出了2.5時鐘周期。

圖5 仿真結果

5 結語

SE5510在電路結構上能實現和閃速結構同樣的精度與速度，由于比較器個數的減少，降低了功耗，通過版圖布局［14］可降低芯片面積。在實際設計的過程中發現SE5510的精度和速度在很大程度上取決于內部比較器的結構和參數，設計時需要在功耗，速度，精度之間進行折中。不同的版圖布局和走線對它的影響也非常的大，因為較大的版圖失配和寄生電阻和電容引入的誤差往往無法忽略。本文所設計的A／D轉換器用Cadence軟件分析設計，并在Hspice軟件中完成了功能仿真。仿真結果表明，設計的8位A／D動態參數接近理想A／D的動態參數，達到了預期設計目標。

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