采用FPGA實(shí)現(xiàn)同步串行數(shù)據(jù)的并行采集

嚴(yán)剛峰 方紅 楊維 郭兵

(成都大學(xué)電子信息工程學(xué)院1,四川 成都 610106;四川大學(xué)計(jì)算機(jī)學(xué)院2,四川 成都 610065)

采用FPGA實(shí)現(xiàn)同步串行數(shù)據(jù)的并行采集

嚴(yán)剛峰1,2方紅1楊維1郭兵2

(成都大學(xué)電子信息工程學(xué)院1,四川 成都 610106;四川大學(xué)計(jì)算機(jī)學(xué)院2,四川 成都 610065)

同步串行接口具有傳輸速度快、抗干擾能力強(qiáng)等特點(diǎn),在具有串行數(shù)據(jù)傳輸?shù)碾娮釉O(shè)備中得到了廣泛的應(yīng)用。同步串行數(shù)據(jù)的接收需要專用芯片,這使得具有同步串行接口的電子設(shè)備的應(yīng)用受到了限制。針對(duì)具有同步串行接口的絕對(duì)值編碼器,提出了串行數(shù)據(jù)轉(zhuǎn)換和讀取的實(shí)現(xiàn)方法,給出了詳細(xì)的硬件原理圖及其電路設(shè)計(jì)要點(diǎn),并提供了關(guān)鍵的軟件代碼。這為具有同步串行接口設(shè)備的數(shù)據(jù)并行采集提供了一種低成本的實(shí)現(xiàn)方案。

同步串行接口 FPGA DSP 數(shù)據(jù)采集 串并轉(zhuǎn)換 硬件設(shè)計(jì)

0 引言

數(shù)據(jù)的傳輸有串行和并行兩種方式[1],其中串行方式又可分為同步串行接口和異步串行接口兩種。較異步串行方式,同步串行方式傳輸速度更快,同時(shí)還具有連線簡(jiǎn)單、抗干擾能力強(qiáng)等突出優(yōu)點(diǎn),因此同步串行接口已成為一種常用的工業(yè)用通信接口。目前,常見的同步串行接口轉(zhuǎn)換器大多是將同步串行信號(hào)轉(zhuǎn)換成異步串行信號(hào)[2-4],以實(shí)現(xiàn)兩個(gè)互不同步設(shè)備之間的數(shù)據(jù)通信。與并行方式傳輸數(shù)據(jù)相比,串行方式的數(shù)據(jù)傳輸速率太低,嚴(yán)重影響數(shù)據(jù)采集的實(shí)時(shí)性,具有同步串行接口的電子設(shè)備一般不會(huì)提供串/并行轉(zhuǎn)換的接口,往往需要購(gòu)置專用的接口芯片或模塊[5],因此提高了同步串行接口電子設(shè)備的使用成本。

本文采用具有同步串行接口的位置式光電編碼器作為數(shù)據(jù)源,光電編碼器是將連接軸的角度量轉(zhuǎn)換成相應(yīng)的電脈沖序列或以數(shù)字量的形式輸出,具有體積小、精度高、易于安裝等優(yōu)點(diǎn),被廣泛應(yīng)用于高速伺服系統(tǒng)、數(shù)控機(jī)床、機(jī)器人等諸多領(lǐng)域。較增量式光電編碼器,位置式光電編碼器不產(chǎn)生脈沖,而是輸出一串?dāng)?shù)據(jù)碼,為軸位置提供一個(gè)獨(dú)一無(wú)二的編碼數(shù)字值,減輕了電子接收設(shè)備的計(jì)算任務(wù);同時(shí),當(dāng)電源發(fā)生故障時(shí),位置式光電編碼器還具有位置記憶功能,因此得到了廣泛的應(yīng)用。用于數(shù)據(jù)讀取的電子系統(tǒng)則是采用DSP+FPGA結(jié)構(gòu),這樣只需要在設(shè)計(jì)電路時(shí),增加時(shí)鐘控制電路和數(shù)據(jù)接收電路,配合FPGA就可以實(shí)現(xiàn)對(duì)同步串行的高速并行采集。這為具有同步串行接口設(shè)備數(shù)據(jù)的并行采集提供了一種低成本的實(shí)現(xiàn)方案。

1 硬件設(shè)計(jì)

1.1 同步串行信號(hào)標(biāo)準(zhǔn)模式

同步串行接口編碼器根據(jù)時(shí)鐘控制模塊向絕對(duì)值編碼器發(fā)送一串時(shí)鐘脈沖,絕對(duì)值編碼器立即送出相應(yīng)的串行位置數(shù)據(jù)[6-9]。同步串行數(shù)據(jù)輸出過(guò)程為:當(dāng)在空載條件下,信號(hào)線“數(shù)據(jù)+”和“時(shí)鐘+”為高電平;控制時(shí)鐘信號(hào)第一次從高電平跳至低電平時(shí),儲(chǔ)存在編碼器的當(dāng)前數(shù)據(jù)即進(jìn)行傳輸;在第一個(gè)脈沖上升沿到來(lái)時(shí),編碼器串行數(shù)據(jù)首位(MSB)輸出;隨著一個(gè)個(gè)脈沖上升沿的到來(lái),數(shù)據(jù)逐位傳輸,直到最后一位(LSB)傳輸完畢。單穩(wěn)態(tài)觸發(fā)時(shí)間Tm截止前,數(shù)據(jù)線跳至低電平,數(shù)據(jù)線跳至高電平之前或時(shí)鐘中斷Tp時(shí)間截止前不會(huì)有數(shù)據(jù)傳輸進(jìn)行。在時(shí)鐘序列結(jié)束后,單穩(wěn)態(tài)觸發(fā)時(shí)間Tm由最后一個(gè)脈沖下降沿觸發(fā)。單穩(wěn)態(tài)觸發(fā)時(shí)間Tm決定了最低的傳輸頻率。

1.2 硬件電路設(shè)計(jì)

采用TI公司的DSP處理器TMS320F28332與Altera公司CycloneIII系列FPGA芯片EP3C10E144C8N設(shè)計(jì)的硬件連接原理如圖1所示。

圖1 硬件連接原理圖Fig.1 Schematic diagram of the hardware connections

圖1中,編碼器為多圈25位具有同步串行接口的絕對(duì)值式角度編碼器。

時(shí)鐘控制模塊電路如圖2所示。

圖2 時(shí)鐘控制模塊電路圖Fig.2 The circuit of clock control module

時(shí)鐘控制模塊電路采用的芯片是26LS31高速差分線路驅(qū)動(dòng)器。26LS31具有單電源供電、驅(qū)動(dòng)能力強(qiáng)、三態(tài)輸出、可靠性高的特點(diǎn),符合RS-422標(biāo)準(zhǔn),被廣泛應(yīng)用于串行通信電路中。電路設(shè)計(jì)時(shí)注意在電源管腳處加1個(gè)0.1 μF的去耦電容。

數(shù)據(jù)接收模塊采用的芯片是6N137光電耦合器。6N137適合于單通道高速光電信號(hào)的耦合,其檢測(cè)器由1個(gè)光敏二極管、高增益線性運(yùn)放以及1個(gè)肖特基鉗位的集電極開路三極管組成,具有溫度、電流和電壓補(bǔ)償功能。設(shè)計(jì)該電路時(shí),在6N137光電耦合器電源管腳需加1個(gè)0.1 μF的去耦電容,電容應(yīng)盡量選用高頻特性好的電容器,如陶瓷電容或鉭電容。電容的位置要盡量靠近光耦的電源引腳處。6N137的6號(hào)引腳輸出為集電極開路電路,必須有上拉電阻,阻值在750 Ω左右。6N137的2和3號(hào)引腳之間是LED,注意要串接1個(gè)330 Ω左右的限流電阻。

數(shù)據(jù)接收模塊電路如圖3所示。

圖3 數(shù)據(jù)接收模塊電路圖Fig.3 The circuit of data receiving module

使用編碼器時(shí),編碼器必須工作在最佳的安全電壓,因此,編碼器要盡量單獨(dú)供電,忌高干擾電源,如變頻器、接觸器等。如有必要,可考慮安裝電源濾波器。此外,電源線不要串進(jìn)信號(hào)輸出端,負(fù)載應(yīng)根據(jù)最大輸出電流來(lái)配置。電磁場(chǎng)干擾是編碼器不穩(wěn)定和失效的主要原因,所以可考慮使用屏蔽雙絞電纜以提高信號(hào)傳輸?shù)目煽啃?信號(hào)電纜還要注意遠(yuǎn)離電機(jī)、變壓器等嚴(yán)重電磁場(chǎng)干擾的設(shè)備,電纜鋪設(shè)時(shí)注意信號(hào)電纜與電源電纜、大功率電纜與高噪聲電纜要分開鋪設(shè);當(dāng)使用金屬電纜支架時(shí),要保證支架連接處導(dǎo)通接地,電纜的屏蔽層可以對(duì)電磁干擾進(jìn)行放電;連接屏蔽電纜時(shí),屏蔽層的兩側(cè)均應(yīng)通過(guò)低電阻和低電感接地,對(duì)于編碼器屏蔽線接地時(shí),屏蔽線和0 V線不要接在一起。考慮到通信的距離與傳輸?shù)乃俾氏嚓P(guān),當(dāng)傳輸距離較長(zhǎng)時(shí),注意數(shù)據(jù)讀取控制模塊所設(shè)置的時(shí)鐘控制頻率要小于理論傳輸速率。

2 軟件設(shè)計(jì)

2.1 串并轉(zhuǎn)換程序設(shè)計(jì)

FPGA的核心代碼如下。

其中,第一個(gè)過(guò)程程序完成數(shù)據(jù)的串并轉(zhuǎn)換,第二個(gè)過(guò)程程序?qū)崿F(xiàn)DSP將轉(zhuǎn)換好的25位數(shù)據(jù)進(jìn)行分次讀取的功能。f_clk為DSP提供給FPGA的時(shí)鐘信號(hào); rst為復(fù)位信號(hào),低電平有效;xrw為外部讀使能信號(hào),高電平有效;en為啟動(dòng)串并轉(zhuǎn)換信號(hào),高電平有效;cnt為控制時(shí)鐘計(jì)數(shù)信號(hào),用于控制輸出時(shí)鐘的周期個(gè)數(shù); clk為提供給編碼器的時(shí)鐘信號(hào);din為編碼器的串行數(shù)據(jù)輸入信號(hào);reg用于存放并行數(shù)據(jù);en_out為時(shí)鐘信號(hào)輸出使能信號(hào);end_rd為DSP讀取使能信號(hào);ssi_ en為高、低位輸出控制信號(hào);data_bus為16位數(shù)據(jù)線。

2.2 DSP讀取轉(zhuǎn)換結(jié)果程序設(shè)計(jì)

通過(guò)TMS320F28332芯片的XCLKOUT管腳向FPGA提供時(shí)鐘信號(hào)。時(shí)鐘頻率寄存器的設(shè)置如下。

TMS320F28332芯片有多個(gè)采用非復(fù)用異步總線的片外存儲(chǔ)器與外部接口XINTF[9]。每個(gè)XINTF區(qū)都有一個(gè)片選信號(hào),用于訪問(wèn)某一個(gè)特定的區(qū)域。這里用到的是TMS320F28332的XINTF Zone 0,其基地址為0x004000。定義數(shù)據(jù)讀取的指針如下。

數(shù)據(jù)的讀取代碼如下,其中SSIL存放轉(zhuǎn)換好數(shù)據(jù)的低16位,SSIH存放轉(zhuǎn)換好數(shù)據(jù)的高9位,組成完整的25位數(shù)據(jù)放在SSIVAL中,實(shí)現(xiàn)程序如下。

3 結(jié)束語(yǔ)

本文采用DSP+FPGA結(jié)構(gòu),對(duì)具有同步串行接口位置式光電編碼器的數(shù)據(jù)實(shí)現(xiàn)了高速并行采集,提出了串行數(shù)據(jù)轉(zhuǎn)換和讀取的具體實(shí)現(xiàn)方法,給出了詳細(xì)的硬件原理圖及其設(shè)計(jì)要點(diǎn),并提供了關(guān)鍵的軟件代碼。FPGA實(shí)現(xiàn)對(duì)絕對(duì)值編碼器同步串行數(shù)據(jù)的讀取以及串并轉(zhuǎn)換功能,DSP完成并行數(shù)據(jù)的讀取。整個(gè)功能的實(shí)現(xiàn)不需要額外購(gòu)買專用串并轉(zhuǎn)換芯片,只要在印制板中增加時(shí)鐘控制電路和數(shù)據(jù)接收電路,就可以對(duì)同步串行接口編碼器的數(shù)據(jù)進(jìn)行采集。采集程序已成功應(yīng)用于某風(fēng)電項(xiàng)目的槳葉齒圈槳距角絕對(duì)值編碼器的數(shù)據(jù)采集,運(yùn)行穩(wěn)定可靠。

本文提出的串/并行轉(zhuǎn)換方法為電子設(shè)備中具有同步串行數(shù)據(jù)的并行采集提供了一種低成本、高可靠的實(shí)現(xiàn)方案。

[1] 張德民.數(shù)據(jù)通信[M].北京:科學(xué)技術(shù)文獻(xiàn)出版社,1997.

[2] 陳霞,袁兆衛(wèi),李偉,等.基于FPGA的同步串行接口SPI設(shè)計(jì)[J].軟件導(dǎo)刊,2012,10(9):92-93.

[3] 朱福益,黃忠全,張根保,等.同步串行接口QSPI應(yīng)用研究[J].機(jī)械制造,2004,42(11):34-36.

[4] 戴蓉,王高鵬,齊向華.SSI-485轉(zhuǎn)換器的研究與應(yīng)用[J].水利水文自動(dòng)化,2008,26(2):31-33.

[5] 靳紅濤,趙勇進(jìn),張曉曦.一種工控機(jī)高速采集SSI接口數(shù)據(jù)的方法[J].電子元器件應(yīng)用,2012,9(10):47-49.

[6] 聶旭中.編碼器用SSI協(xié)議及實(shí)現(xiàn)[J].洛陽(yáng)師范學(xué)院學(xué)報(bào), 2010,29(2):73-75.

[7] 張子蓬,王淑青,劉輝.SSI接口的絕對(duì)值角度編碼器值的讀出方法研究[J].工業(yè)控制計(jì)算機(jī),2005,18(12):4-5.

[8] 梁軍,王移川.基于SSI接口的線位移傳感器高速并行數(shù)據(jù)采集設(shè)計(jì)[J].測(cè)控技術(shù),2012,31(5):53-54.

[9] 張衛(wèi)寧.TMS320C28x系列DSP的CPU與外設(shè)[M].北京:清華大學(xué)出版社,2005.

Parallel Acquisition of Synchronous Serial Data Implemented by FPGA

Synchronous serial interface has been widely used in electronic equipment with serial data transmission because of its features of high transmission speed and strong anti-interference capability.Since dedicated chip is needed for receiving synchronous serial data,the application of electronic equipment with synchronous serial interface is limited.Aiming at the absolute value encoder with synchronous serial interface,the implementing method of serial to parallel data conversion and reading is proposed.The detail hardware schematic diagram and key points of circuit design are given,and the critical software coding is provided.This offers the low cost implementing scheme of data parallel acquisition for synchronous serial interface devices.

Synchronous serial interface FPGA DSP Data acquisition Serial-to-parallel conversion Hardware design

TH86

A

國(guó)家自然科學(xué)基金資助項(xiàng)目(編號(hào):11205022、61332001);

四川省教育廳科研基金資助項(xiàng)目(編號(hào):12ZB172);

成都大學(xué)2012年基金資助項(xiàng)目(編號(hào):2012-42)。

修改稿收到日期:2014-01-15。

嚴(yán)剛峰(1977-),男,2011年畢業(yè)于電子科技大學(xué)檢測(cè)技術(shù)與自動(dòng)化裝置專業(yè),獲博士學(xué)位,副教授;主要從事嵌入式系統(tǒng)設(shè)計(jì)、隨機(jī)信號(hào)處理以及系統(tǒng)仿真、非線性檢測(cè)技術(shù)與系統(tǒng)等領(lǐng)域的研究。